SU648979A1 - Арифметико-логическое устройство - Google Patents

Description

1

Изобретение относитс  к вычислительной технике и может найти применение при построении специализированных вычислительных устройств.

Известны арифметико-логические устройства, позвол ющие производить суммирование операндов и формировать различные логические функции двух переменных 1. Недостатком таких устройств  вл етс  невозможность выполнени  сложени  операнда с удвоенным другим операндом, а также сдвигов результата.

Наиболее близким к предлагаемому  вл етс  арифметико-логическое устройство , содержащее регистры первого и второго операндов, блок распространени  переносов, полусумматор и первый логический коммутатор, входы разр дов которого соединены с выходами пр мого и инверсного значений разр дов регистров первого и второго операндов, первый выход каждого разр да первого логического коммутатора соединен со входом соответствующего разр да блока распространени  переносов, выходы разр дов которого соответственно подключены ко входам разр дов полусумматора 2J.

В известном устройстве не выполн ютс  арифметические операции со сдвигом в одном цикле, не выполн ютс  предварительные сдвиги одного из операндов и арифметические операции в одном цикле и устройство не имеет дополнительного входа дл  выполнени  коррекции результата, котора  необходима при завершении операции деле0 ни . Все это ограничивает быстродействие устройства при выполнении операций умножени  и делени .

Целью изобретени   вл етс  увеличение быстродействи  устройства при

5 выполнении операций умножени  и делени  .

Дл  достижени  этой цели в устройство введены второй, третий и четвертый логические коммутаторы, блок эле0 ментов И и регистр результата, причем первый и второй выходы первого логического коммутатора поразр дно соединены с первым и вторым входами второго логического коммутатора,

5 третий вход которого поразр дно соединен с выходом блока элементов И, выходы разр дов второго логического коммутатора соединены с другими входами разр дов блока распространени  переносов и полусумматора, выход «оторого поразр дно соединен со вхол;ами третьего и четвертого логических коммутаторов, выходы которых соединены со входами соответственно регистра второго операнда и регистра резуль тата/ выход регистра результата поразр дно соединен со входом блока элементов И, Поставленна  цель достигаетс  также тем, что каждый разр д первого логического коммутато За содержит семь элементов И и два элемента ИЛИНЕ , причем входы первого элемента ИЛИ Н.Е подключены к выходам первого, вто рого и третьего элементов И и входу инверсного значени  данного разр да первого операнда, а выход -- к первом выходу первого логического коммутатора ,, входы второго элемента ИЛИ-ИЕ подключены к выходам четвертого, п того , шестого и седьмого элементов И а выход - ко второму выходу первого логического коммутатора, первые входы первого и шестого элементов И под ключены ко входу инверсного значени . данного разр да второго операнда, второго и п того элементов И - ко вх ду пр мого значени  данного разр да второго операнда, третьего элемента И - ко входу инверсного значеЕ1и  предыдущего разр да второго операнда четвертого элемента И - ко входу пр  мого значени  да 1ного раз.р да первого .операнда, седьмого элемента И ко входу пр мого значени  предыдущег разр да второго операнда, вторые вхо ды первого седьмого элементов И соединены с соответствующими управл ющими шинами; каждый разр д второг логического коммутатора содержит эле мент И и элемент -ИЛИ-НЕ, выход которого подключен к выходу второго логического коммутатора, а входы -- ко второму входу логического коммутатора и выходу элемента И, входы которого соединены с первым и третьим входами второго логического коммутатора . На фиг. 1 изображена структурна  схема арифметико-логического устройства; на фиг, 2 - логическа  схема одного разр да первого и второго логических коммутаторов, а также блока элементов И. Арифметико-логическое устройство содержит регистр 1 первого операнда регистр 2 второго операнда, первый логический коммутатор 3, второй логический коммутатор 4, блок 5. распространени  переносов, полусу1 1а тор 6, регистр 7 результата, блок элементов И 8,.третий логический коммутатор 9, четвертый логический коммутатор 10, первые., выходы 11 раз р дов первого логического коммутато ра 3, вторые выходы 12 разр дов пер вого логического коммутатора 3, пер вые входы 13, вторые входы 14, трет входы 15 разр дов вто)ого логического коммутатора 4, первые входы 16 и вторые входы 17 разр дов блока 5 распространени  переносов, первые входы 18 разр дов полусумматора б, вторые входы 19 разр дов полусумматора 6 . Каждый разр д первого логического коммутатора 3 содержит элементы И 20-г 22, элемент ИЛИ-НЕ 23, элементы И 24 27, элемент ИЛИ-НЕ 28. Каждый разр д второго логического KOMjviyTaTOpa 4 содержит элемент И 29 и элемент ИЛИ-НЕ 30. В каждом разр де блока логических элементов И 8 содержитс  элемент ИНЕ 3 1 . Устройство выполнено следующим образом , Устройство имеет регистр 1 первого операн.да 1 и регистр 2 второго операнда . Выходы пр мого и инверсного знач М Ий каждого разр да этих регистров соединены с соответствующими входами первого логического коммутатора 3. Первый логический коммутатор 3 имеет дл  каждого разр да два входа. Вы.ходы 13 первого логического коммутатора 3 соединены со входами 14 второго логического коммутатора 4 и входами 16 блока 5 распространени  переносов- . Выходы 12 первого логического коммутатора 3 подключены к входам 13 второго логического коммутатора 4. Выходы каждого разр да второго логического коммутатора 4 подключены ко входам 17 блока 5 распространени  переносов и входам 19 полусумтч-татора 6. ВЫХОД.Ы блока 5 распространени  переносов подключены к входам 18 полусумматора 6. Выходы каждого разр да полусумматора 6 соединены со входами третьего и четвертого логических коммутаторов 9 и 10. Выходы третьего логического коммутатора 9 подключены ко входам регистра 2 второго операнда ,- а выходы четвертого логического коммутатора 10 подключены ко входам регистра результата 7, Выходы регистра результата 7 через блок 8 логических элементов И подключены к входам 15 второго логического коммутатора 4 . Один разр д первого логического ком14утатора 3 содержит в каждом разр де семь элементов И 20, 21, 22, 24, 25, 26 и 27, два элемента ИЛИ-НЕ 23 и 28 и имеет шесть информационных вхо-дов 32-37, (38 - один из входов блока 8 элементов И), семь управл ющих шин 39-45 и два выхода 11 и 12. Информационные входы 32-37 первого логического KOMivsyTaxopa 3 подключены к соответствующим выходам регистров 1 и 2 первого и второго операндов. Вход 32 инверсного зваче ВИЯ данного разр да первого операнда подключен к первому входу элемента ИЛИ-НЕ 23, В&од 33 инверсного значени  данного разр да второго операнда подключен к входам элементов И 20

и 26. Вход 34 пр мого значени  данного разр да второго операнда подключен к входам элементов И 21 и 24.

Вход 35 инверсного значени  предьщущего разр да второго операнда поключен к элементу И 22. Вход 36 пр мого значени  данного разр да первого операнда йодключен к входу элемента И 24 . Вход 37 пр мого значени  предыдущего разр да второго операнда подключен ко входу элемента И 27. Кажда  управл юща  шина 39-:-45 первог логического коммутатора 3 подключена ко второму входу соответствующего элемента И 20, 21, 22, 24, 25, 26, 27. Выходы элементов И 20, 21 и 22 подключены ко входам элемента ИЛИНЕ 23. Выходы элементов И 24-27 по,ключены ко входам элемента 28

Выход элемента ИЛИ-НЕ 23 подключен к первому выходу 11 первого логического коммутатора 3. Выход элемента ИЛИ-НЕ 28 подключен ко эторому выходу 12 первого логического KOMJ yтатора 3. Один разр д второго логического коммутатора 4 включает в себ  элемент И 29 и элемент ИЛИ-НЕ 3 Первый и третий входы 13 и 15 второго логического коммутатора 4 подключены ко входам элемента И 29. Второй вход 14 второго логического коммутатора 4 подключен к входу элемента ИЛ НЕ 30, Выход элемента И 29 подключен к другому входу элемента ИЛИ-НЕ 30, выход которого подключен к выходу ВТ -рого логического коммутатора 4 ,

Каждый разр д блока 8 элементов И представл ет собой элемент И-НЕ 31, первый вход которого соединен со входом 38 пр мого значени  данного разр да результата, а второй вход подключен к управл ющей шине 46.

Устройство работает следующим образом ,

В регистр 1 первого операнда и регистр 2 второго операнда помещаютс  операнды: пр мое и инверсное значение каждого разр да операндов поступают на соответствующие входы первого логического коммутатора 3 (входы 32-37) и над ними выполн ютс  функции, определ емые управл ющими сигналами, поступающими по управл ющим шинам 39-45. В результате этого на первых выходах 12 первого логического коммутатора 3 формируетс  конъюнкци  либо пр мых значений операндов , либо конъюнкци  инверсного значени  первого и пр мого значени  второго операндов одноименных разр дов , либо конъюнкци  пр мого значени  второго операнда и пр мого значени  операнда на разр д младше рассматриваемого , либо логический нуль.

Так же, в зависимости от управл ющих сигналов, на вторых выходах 12 первого логического коммутатора 3 формируетс  конъюнкци  либо инверсных значений операндов, либо пр мого значени  первого операнда и инверсного значени  второго, либо конюнкци  инверсного значени  первого операнда на один разр д младше рассматриваемого и инверсного значени  второго операнда данного разр да, либо логическа  единица.

Выходные сигналы на выходах 11 и 12 первого логического KON-sMyTaTOpa 3 поразр дно поступают на первые и вторые входы 13 и 14 второго логического коммутатора 4. На третьи входы 15 второго логического коммутатора 4 поступают сигналы с выходов блока 8 элементов И. Когда производ тс  операции над операндами, хран щимис  в регистрах 1 и 2 первого и второго операндов, блок 8 элементов И закрыт Второй логический коммутатор 4 осуществл ет дизъюнкцию первых и вторых входов 13 и 14.

Таким образом, при закрытом состо нии блока 8 элементов И в зависимости от управл ющих сигналов на управл ющих шинах первого логического коммутатора 3, на выходах каждого разр да второго логического коглмутатора 4 образуютс  либо сумма по модулю 2 соответствующих разр дов, либо функци  эквивалентности соответствующих разр дов, либо сумма по модулю 2 значени  разр да первого операнда на единицу младше рассматриваемого и значени  второго операнда рассматриваемого разр да, либо логический нуль

Выходные сигналы с первых выходов 11 первого логического коммутатора 3 и выходные сигналы второго логического комм татора 4 поступают на входы блока 5 распространени  переносов. Выходные сигналы блока 5 распространени  переносов поступают на первые входы полусумматора 6. На вторые входы полусумматора 6 поступают сигналы со второго логического коммутатора 4. В этом блоке над ними производитс  логическа  операци  сложение по модулю 2 и на выходах образуютс  сигналы суммы.

Сигналы с выходов полус умматора 6 поступают на входы третьего и четвертого логических коммутаторов 9 и 10. В третье,м логическом коммутаторе входные сигналы передаютс  на выход либо без сдвига, либо со сдвигом .на один разр д влево, либо со сдвигом на два разр да вправо. С выхода третьего логического коммутатора 10 сигналы поступают на вход регистра 2 второго операнда.

Claims (2)

1. Рассмотрим выполнение операции сложени  первого операнда с удвоенным вторы операндом и со сдвигом результата На два разр да вправо. Эта операци , как и операции сложени  или вычитани  операндов со сдвигом результата на два разр да вправо,  вл етс  основой дл  реализации умножени  по методу умножени  на два разр да одновременно . В регистры 1 и 2 первого операнда и второго операнда занос тс  слагаемые . Управл ющие сигналы, подаваемы ( ia первый логический кo a4yтaтop 3, настраивают его так, что на первых е выходах 11 образуетс  конъюнкци  пр  мого кода первого операнда и пр мого кода второгооперанда, сдвинутого на один разр д влево, а на вторых выходах - конъюнкци  инверсного кода пер вого операнда . и инверсного кода второго операнда, также сдвинутого на один разр д влево. Дл  выполнени  таких функций упра л ющие сигналы уровн  логической единицы подаютс  на управл ющие шины 41, 42 и 45. На другие управл ю щие шины (39,40,43 и 44) подаютс  си налы логического нул . Элементы И-НЕ 31 закрыты управл ющим лом на управл ющей шине 46 и на выходах второго логического коммутатора , поразр дно образуетс  суг,-1ма по юдyлю 2 удвоенного первого опе ранда и второго операнда. Сз гналы с первых выходов 11 первого логического коммутатора 3 и с выходов второго логического коммутатора 4 поступают на блок.5 распространени  переносов. В этом бло.ке образуютс  сигналы переноса , которые на полусумматорах б складываютс  по .модулю 2 с сигна лами с в лходов второго логическог-о коммутатора 4 и образуют cyrviMy., Третий логический коммутатор 9 осуществл ет сдвиг кодов с выходов полусумматора б на два разр да вправо и результат поступает на вход регистра второго операнда
2. 2. Аналогично выполн ютс  операции сложени  и вычитани  со сдвигом на два разр да вправо. Они отличаютс  от предыдущей только набором управл ющих сигналов первого логического коммутатора 3, Операци  сложени  и вычитга-ги  над операндами в первом и втором регистрах 1 и 2 со сдвигом результата на один разр д влево, па которых основано выполнение делени , отличаютс  от предыдущих набором управл юш.их сигналов на третьем логическом коммутаторе 9 . При реализации делени  в дополнительных кодах возникает необходимост произвести в конце выполнени  коррек цию результата - прибавить единицу в младший разр д результата. При вы полнении коррекции содержимого регистра результата 7 управл ющие-сиг налы, подаваемые на первый логический коммутатор 3, настраивают его так, что на его первых выходах форм руютс  сигналы логического нул  а на BTOpbix выходах - логической единицы, блок 8 элементов И 8 открываетс  и на выходах второго ло гического коммутатора 4 по вл етс  код корректируемого числа. Коды на , первых выходах первого логического KOiviMyTaTopa 3 (логический нуль ) и на выходах второго логического коммутатора 4 (код корректируемого числа) эквивалентны сложению корректируемого числа с нулем. На вход пееноса в младший разр д блока 5 расространени  переноса подаетс  корректирующа  единица и на выходах поусумматора б по вл етс  корректированное число, которое, пройд  через четвертый логический коммутатор 10, поступает в регистр результата 7. Таким образом, введенные схемные изменени  позвол ют выполн ть за одну операцию {один цикл работы устройства ) следующую цепочку преобразований информации: сдвиг одного операнда на один разр д, сложение второго операнда с результатом сдвига первого операнда и сдвиг результата сложени  . Дл  подобного преобразовани  информации в прототипе необходимо выполнить три операции, т.е. три раза пропустить обрабатываемую информацию через устройство. Таким образом, в данном устройстве повышаетс  быстродействие при выполнении операций умножени  и делени . Формула изобретени  1. Арифметико-логическое устройство , содержащее регистры первого и второго операндов, блок распространени  переносов, полусумматор и первый логический коммутатор, входы разр дов которого соединены с выходами пр мого и инверсного значений разр дов регистра первого и второго операндов, первый выход каждого разр да первого логического коммутатора соединен со входом соответствующего разр да блока распространени  переносов, выходы разр дов которого соответственно подключены ко входа разр дов полусуг матора , отличающеес  тем, что, с целью увеличени  быстродействи  устройства при выполнении операций умножени  и делени , в него введены второй, третий и четвертый логические коммутаторы, блок элементов И и регистр результата, причем первый и второй выходы - ервого логического коммутатора поразр дно соединены с первым и вторым входами второго логического коммутатора, третий вход которого поразр дно соединен с выходом блока элементов И, выходы разр дов второго логического коммутатора соединены с другими входами разр дов блока распространени  переносов и полусумматора, выход которого поразр дно соединен со входами третьего и четвертого логических коммутаторов, выходы которых соединены со входами сооткетственно регистра второго операьда и регистра результата, выход