SU525956A1 - Процессор с микропрограммным управлением - Google Patents

Description

1

Изобретение относитс  к цифровой вычислительной технике.

В большинстве моделей вычислительных систем используютс  процессоры с микропрограммнь М управлением l Эти процессоры содержат оперативную пам ть, посто нную пам ть, блок регистров, арифметико-логический блок, св занные системой информационных и управл ющих шин. Повышение быстродействи  известных процессоров достигаетс  обычно путем расширени  разр дности устройств и информационных шин, что увеличивает объем информации, обрабатываемой за один машинный такт, и применени  различных способов совмещени . Однако увеличение раз р дной сетки требует увеличени  аппаратуры обработки данных, использование же совмещени  значительно усложн ет управление, тогда как простые методы совмещени  не дают необходимого повышени  быстродействи .

Из известных процессоров наиболее близким к данному  вл етс  процессор, содержащий блок посто нной пам ти, выход которого через последовательно соединенные формирователь адреса, св занный с выходом регистра переадресации, и регистр состо ний соединены с первым выходом дешифратора yiipaB, состо ни ми, а выход блока посто нной иа.хшти сединен с входами регистра управлени  счетчиками , регистра управлени  состо ни ми,регистра управлени  вводом и БЬ-ВОДОМ информации блока передач данных, регистра управлени  выводом информации из арифметического блока, регистров управлени  первым и вторым коммутаторами, регистра адресации блока локальной пам ти. Выходы этих блоков соединены с соответствующими дешифраторами , выходы каждого из которых, кроме первых двух, соединены соответственно с первым управл ющим входом блока передач данных, вторыми входами уз.лов приема из блока передач данных и арифметического блока , первыми управл ющими входами первого и второго коммутаторов и с первым входом адресного регистра. Выход блока посто нной пам ти соединен с входами триггера альтернативного разр да и регистра переадресапии , блок оперативной пам ти, вход и выход которого соед1гнень с первыми входом и выходом регистра данных, второй и третий входы которого соединены соответственно с вь ходом арифметического блока и блока передач данных и через узлы приема из тичэского блока и блока передач данных -с первым и Вторым входами блока регистро Выход этого блока соединен с первым инфор мационным входом блока передач данньгх и с первыми информационными входами первог и второго коммутаторов, выходы которых со единены с первыми и вторыми в ходами арифметического блока, блок локальной пам ти, первый вход и выход которого соединены со ответственно с выходом и третьим информационным входом блока передач данных, а вт рой вход - с выходом адресного регистра 2 Однако неполное использование быстродействи  арифметического блока и локально пам ти снижает общее быстродействие процессора . Цель изобретени  повышение быстроде стви  микропрограммного процессора. Достигаетс  это тем, что процессор содержит блок байтов и циклов, первый и второй выходы которого соединены с вторыми управл ющими входами первого и второго коммутаторов, третий выход - с вторыд 1 вхо дом узла приема из арифметического блока и первым управл ющим входом регистра дан , а четвертый вы:сод - с вторым управл ющим входом блока передач данных, вторыми входами адресного регистра и узла приема из блока передач данных, регистр байтов и циклов, вход которого соединен с выходом блока посто нной пам ти, а первый второй и третий выходы соединены соответ-ственно с первым, вторым и третьим входами блока байтов и циклов, четвертый, п тый шестой, седьмой и восьмой входы которого соединены соответственно с первым, вторым и третьим выходами блока счетчиков номера байта, выходом счетчика длины операнда и через соответствующий дешифратор с выходом регистра управлени  счетчиками; буферный запоминающий блок, первый, второй , третий и четвертый информационные входы которого соединены соответственно с выходом блока оперативной пам ти, первым выходом регистра данных, выходом арифметического блока и выходом блока передач данных, а первый, второй, третий, четвертый и п тый управл ющие входы подключены соответственно к nepsoivty и второму выходам дешифратора управлени  состо ни ми, выходу триггера альтернативного разр да, к третьему и четвертому выходам блока байтов и циклов, выход буферного запоминающего блока соединен с вторым информационным входом блока передачи данных и вторь/ми информационными входами первого и второго коммутаторов. Б.лок байтов и циклов содержит первый, второй и третий узлы выбора байта, первые вы.;,сл:о1 которых  вл ютс  соответственпо перьым вгорым и выходами блока байтов v циклов, зходы управлени  байтовым ре лимом всех трех узлов выбора байта соединены с третьим входом блока байтов и циклов, входы управлени  циклами функции узлов выбора байта с первым входом блока байтов и циклов, а с входом анализа состо ни  третьего узла выбора байта соединен шестой вход блока байтов и циклов, узел блокировки второго пикла, с первым и вторым входами которого соединены вторые выходы первого и второго узлов выбора байта соответственно, с входом анализа состо ни  узла блокировки второго цикла соединен седьмой вход блока байтов и циклов, восьмой вход которого соединен с входом анализа модификации узла блокировки второго цикла, выход которого соединен с соответствующими входами первого, второго и третьего узлов выбора байта, причем с входом анализа состо ни  первого узла выбора байта соединен четвертый, а с входом анализа состо ни  второго узла выбора байта - п тый входы блока байтов и циклов, узел циклов локальной пам ти, вход которого соединен с вторым входом блока байтов и циклов, а вьгход  вл етс  четвертым выходом этого блока. Кроме того буферный запоминающий блок содержит селектор регистров, выход которого  вл етс  выходом буферного запоминающего блока, многофункциональный регистр, выход которого соединен с первым информационным входом селектора регистров, второй информационный вход которого  вл етс  вторым информационным входом буферного запоминающего блока, узлы занесени  из арифметического блока, блока передач данных и блока посто нной пам ти , с управл ющим входом которого соединен триггер приема, входы установки в нуль и единицу которого соединены соответственно с первым и вторым управл ющими входами буферного запоминающего блока. Первый, второй и третий информационные входы многофункционального регистра через узлы занесени  из арифметического блока, блоков передач данных и посто нной пам ти соответственно соединены с третьим, четвертым и первым информационными входами буферного запоминающего блока, с четвертым и п тым управл ющими входами которого соединены первые управл ющие входы узлов занесени  из арифметического блока и блока передач74 данных соответственно, вторые управл ющие входы которых, а также управл ющий вход селектора регистров соединены с третьим управл ющим входом буферного запоминающего блока. В процессоре быстродействие повышаетс  за счет двойного обращени  к а{$ифметическому блоку и блоку локальной пам ти в одном мащинном такте, а также за счет частичного совмещени  выборки двух последовательно расположенных команд из блока оперативной пам ти. Двухциклова  работа арифметического блока и локальной пам ти факти чески вдвое увеличивает разр дную сетку процессора. На фиг. 1 изображена схема процессора с микропрограммным управлением; на фиг. 2схема блока байтов и циклов; на фиг. 3 схема буферного запоминающего блока; на фиг. 4 - временна  диаграмма его работы; на фиг. 5 - схема узла выбора байта и на фиг. 6 - схема узла блокировки второгоцикла . Выход блока оперативной пам ти 1 (см. фиг. 1) подключен к первому входу регистра данных 2 и к первому информационному входу 3 буферного запоминающего блока 4. Выход регистра данных 2 соединен с входом блока оперативной пам ти 1 и с вторым информационным входом 5 буферного запоминающего блока 4. Выход арифметического блока 6 подключен к третьему информационном входу 7 буферного запоминающего блока 4 и к третьему входу регистра данных 2, а также через узел 8 приема из арифметичес кого блока - к первому входу блока регист ров 9. Выход блока 10 передач данных соединен с информационным входом блока локальной пам ти 11, с вторым входом регистра данных 2, с четвертым информационным входом 12 буферного запоминающего блока 4 и через узел 13 приема из блока передач данных - с вторым входом блока регистров 9, выход которого подключен к первым информационным входам блока 1О передач данных, первого коммутатора 14 и второго коммутатора 15. Выход блока локальной пам ти 11 соединен с вторым информационным входом блока 1О передач данных, а к третьему информационному вхо ду этого блока и к вторым информационным входам первого 14 и второго 15 коммутаторов подключен выход буферного запоминающего блока 4. Выходы первого 14 и второго 15 коммутаторов соединены с первым и с вторым входами арифметического блока 6 соответственно. Выход блока посто нной пам ти 16 в регистре микрокоманд 17 подключен к входам триггеров регистра 18 управлени  состо ни ми, триггера 19 альтернативного разр да, регистра 20 переадресацни регистра 21 байтов и циклов регистра 22 управление, -. ми, регистра 23 управлени  выво,ао; мации из блока передач, регистра 2лени  выводом информации на арнфм; го блока, регистра 25 управлени  ncf-r: коммутатором, регистра 26 управлекг.:-; рым коммутатором, регистра 27 упрз вводом информации в блок передач ii vienOTра 28 адресации блока локальной . В iход регистра 18 управлени  состо ни м;: соединен с входом дешифратора 29 упрзнленп  состо ни ми, первый выход которого ;:олк.-очен к входу регистра состо ний 30, а и третий выходы - к первому 31 и второму 32 управл ющим входам буферного з-лпоминающего блока 4, к третьему упраггЛй:о:цсму входу 33 которого подключен Б1-;хо;д т;-и гера 19 альтернативного разр да. Выход ;.гистра состо ний 30 соединен с nepвы : дом формировател  адреса 34, к второму входу которого подключен выход регистра 2 О переадресации. Выход формировател  адоэса соединен с входом блока посто нной пам ти 16. К первому 35, втopo y 36 л третьсму 37 входам блока 38 байтов и циклоз подключены , соответственно, первый, второй л третий выходы регистра 21 байтов и . с четвертым 39, п тым 40 и шестым 41 входами блока 38 байтов и циклов сос.лннены первый, второй и третий вь;ходы блока счетчиков номера байта, а к седьмому 43 и восьмому 44 входам блока 3S байте.-: ;;i циклов подключены, соответственно, выхос счетчика 45 длины операнда и через дешисЬратор 46 управлени  счетчиками, вь;хсд регистра 22 управлени  счетчиками. Выход регистра 23 управлени  выводом ннформал-г г из блока передач данных через дешифратор IT управлени  передачами подключен к первс гу управл ющему входу узла 13 приема из блока передач, выходы регистров 24-28 управлени  вьюодом информации из арифметического блока, первым коммутатором, вторым коммутатором , входом блокапередач данных и адресного регистра локальной пам ти через дещифраторы управлени  выводом информации из арифметического блока, первым комг утатором , вторым коммутатором, вводом информации в блок передач и адресным регистром соответственно подключены к первым управл ющим входам узла 8 приема из арифметического блока, первого коммутатора 14, второго коммутатора 15, блока 10 передач данных и адресного регистра 53 соответственно . Выход адресного регистра 53 соединен с адресным входом блока локальной пам ти 11. К Вторым управл ющим входам первого коммутатора 14, второго коммутатора 15 и узла 8 приема из арифметического блока подключены, соответственно, первый 54, второй 55 и третий 56 выходы блока 38 байто и циклов. Третий выход 56 блока 38 байтов и циклов соединен также с четвертым управл ющим входом буферного запоминающего бло ка 4 и с управл ющим входом регистра дан ных 2, а четвертый выход 57 .блока 38 байтов и циклов подключен к п тому управл ющему входу буферного запоминающего блока 4 и к вторым управл ющим входам узла 13 приема иа блока передач, адресного регистра 53 и блока 10 передач данных. Вы ход триггера 58 однобайтной работы арифметического блока (см. фиг. 2) подключен к первым входам первого 59, второго 6О и третьего 61 узлов выбора байта.Выход триг гера 62 двух циклов локальной пам ти со- единен с входом узла 63 циклов локальной пам ти. Первые выходы первого 59 и второго 60 узлов выбора байта  вл ютс  соответственно первым 54 и вторым 55 выходами блока 38 байтов и циклов, выход третье . го узла 61 выбора байта  вл етс  третьим 56 выходом блока 38 байтов и циклов, а выход узла 63 циклов локальной пам ти - четвертым 57 выходом блоке 38 байтов и циклов. Выход триггера 64 двух циклов функции подключен к вторым входам первого 59, второ.го 60 и третьего 61 узлов выбора байта. Вторые выходы первого 59 и второго 6О узлов выбора байта соединены с первым и вторым входами узла 66 блокировки второIX цикла. С третьим и четвертым входами уала 65 блокировки второго цикла соединены выход 43 счетчика 45 длины операнда И выход 44 дешифратора 46 управлени  счетчиками. К первому, -второму и третьегу у входам кгаЬгофункционально1Х регистра 66 (см. фиг. 3) через узлы и 69 занесени  из арифметического блока, блока передач и посто нной пам ти соответственно подключены выходы 7, 12 и 3 этих уст ройств. К управл ющему входу узла 69 за несени  из пам ти подключен единичный вь:ход триггера 7О занесени  из пам ти, а входы установки в нуль и в единицу этого триггера соединены соответственно с первым 31 и вторым 32 выходами дещифрато ра 29 управлени  состо ни ми. К первым ; управл ющим входам узлов 67 и 68 занесени  из арифметического блока и из блока передач подключены третий 56 и четвертый 57 выходы блока 38 байтов и циклов соответственно. С первым и с вторым информационными входами селектора регистров 71 соединены соответственно выход мно гофункционального регистра 66 и выход 5 югистра данных 2. К управл ющему входу селектора регистров 71, а также к вторым управл ющим входам узлов 67 и 68 занесе ни  из арифметического блока и блока передач данных подключен выход 33 триггера 19 альтернативного.разр да. Выход селектора регистров 71  вл етс  выходом буферного запоминающего блока 4. В блоке оперативной пам ти 1 хран тс  команды программы и операнды команд R1,RX,RS и SJ или SS форматов. Быстродействующа  локальна  пам ть 11 служит дл  хранени  операндов фиксированной длины дл  команд , (ЭХ, RS форматов, базовых и индексных адресов дл  команд , и S S форматов, а также промежуточных операндов и служебной информации. Вьтолнение каждой команды состоит из двухфаз. Перва  фаза - выборка команды, в течение которой происходит считывшше очередной команды из блока оперативной пам ти 1 в четырехбайтный регистр данных 2, базировка и индексаци  адресов операндов, размещение основной информации о команде по узлам и блокам процессора (например, формирование кода длины команды в регистре состо ний 30, занесение адресов операндов в соответствук щие регистры блока регистров 9, запись информации о длине операндов в счетчик 45 длины операндов и т.д.). Выборка и выполнение всех команд производитс  микропрограммами , расположенными в блоке посто нной пам ти 16. В конце фазы выборки гю коду операции каждой команды определ етс  адрес в блоке посто нной пам ти 16, с которого начинаетс  микропрограмма обработки операндов дл  данной команды. Втора  фаза выполнени  команды - обработка операндов. Перед этой фазой операнды либо уже прочитаны из блока локальной пам ти 11 и занесены в блок регистров 9, либо подготовлены адреса операндов в блоке оперативной пам ти 1 или блоке локальной пам ти 11. Арифметический блок 6 в фазе обработки операндов осуществл ет прием операндов через первый и второй двухбайтные коммутаторы 14 и 15 и арифметическую или логическую их обработку с последующей пересылкой результата через узел 8 приема из арифметического блока в блок рвгистров 9. Затем результат через двухбайтный блок 10 передачи данных может быть записан в блок локальной пам ти 11 или через регистр данных 2 - в блок.оперативной, пам ти 1..- За врем  одного машинного такта (см. фиг. 4) в процессоре выполн етс  одна микрокоманда . Ее выполнение синхронизируетс  четырьм  разнесенными во времени синхроимпульсами: СИ1. СИ2, СИЗ, СИ4, которые вырабатываю-гс  в течение одного машинного

9 такта, а также импульсами первого полутак та ПТ1 и второго полутакта ПТ2. В каждом машинном такте микрокоманда считываетс  из блока посто нной пам ти 16 по адресу, сформированному формирователем адреса 34 из содержимого регистра 20 переадресации и регистра состо ний 30 в регистр микрокоманд 17, управл ющие пол  этого регистра преобразуютс  дешифраторами 29, 46-52 в набор микроопераций, управл ющий действи ми в данном мащинном такте. За один машинный такт процессор мо жет обработать до четырех байтов информации . Полный цикл чтени  и регенерации опера тивной пам ти 1 составл ет четыре мащинных такта П-(п + 5) (см. фиг. 4), при этом адрес считанного слова из четырех байтов соответствует целочисленной границе дл  слова (два младщих разр да адреса при дешифрации не учитываютс ). Микроопераци  чтени  ЧТ, вырабатываема  в данном мащинном такте ( п, ), вызывает считывание информации, котора  принимаетс  в регистр данных 2 в конце следующего мащинного такта ( П 1 ). Микроопераци  регенерации РГ запускает оперативную пам ть на запись (в такте П +2), что приводит к занесению информации в нее к концу такта ( П +3). При чтении операндов переменной длины должен адресоватьс  каждый байт, поэтому нужный байт информации может быть считан в любой (нулевой, первый, второй или третий) байт регистра данных 2. Арифметический блок 6 имеет разр дность два байта и в течение одного машинного такта выполн ет два цикла обработки операндов. При работе в режиме двух циклов функции, определ емом регистром 21 байтов и циклов, прием информации в первый и второй 15 коммутаторы выполн етс  дважды за один машинный такт - по СИ1 и СИЗ; занесение выхода арифметического блока и признаков результата обработки (перенос, переполнение, нуль результатаи т.д.) происходит также дважды - по СИ2 и СИ4. При работе в режиме одного цикла функции прием информации во входные коммутаторы происходит только по СИ1, а занесение выхода арифметического блока 6 и признаков результата - по СИ2. Кажда   чейка блока локальной пам ти 1 содержит два байга. В течение одного маши ного такта может быть выполнено одно или два обращени  к блоку локальной пам ти 11 и прочитано или записано два или четыре йта данных.

10 Блок регистров содержит группу четырех байтных регистров общего назначени , используемых дл  хранени  считанных из блока оперативной пам ти 1 или блока локальной пам ти 11 операндов, а также один (два) адресных регистров, используемых дл  хранени  адреса команды и(или)адресов операндов . Передачей информации необходимых регистров на входные коммутаторы арифметического блока 6 блока передач 10 и приемом в них информации с выхода этих блоков управл ют соответственно регистры 25,26,27 и 24,23 через дешифраторы 49,50,51 и 48, 47. Рассмотрим работу процессора при выполнении команд формата S S . Данные переменной длины могут располагатьс  в блоке оперативной пам ти 1 с любого адреса, и обработка их должна вестись побайтно. Два младших разр да адреса каждого операнда определ ют номер обрабатываемого байта в слове блока оперативной пам ти 1. После выборки команды адреса операндов наход тс  в блоке регистров 9 (см.фиг. 1), указатель длины операндов - в счетчике 45 длины операндов, а два младщих разр да адресов первого и второго операндов - в блоке 42 счетчиков номера байта. Фаза обработки операндов начинаетс  с чтени  из блока оперативной пам ти 1 второго операнда в регистр данных 2. Затем содержимое регистра данных 2 пересылаетс  в один из рабочих регистров блока регистров 9 через буферный запоминающий блок 4, блок 1О передач данных и узел 13 приема из блока передачи данных и производитс  чтение первого операнда. Данные переменной длины обрабатываютс  побайтно, но арифметичес. й блок 6 может за один мащинный такт выполнить функцию обработки дважды, поэтому в регистр 21 байтов и циклов триггер 58 однобайтной работы арифметического блока и триггера 64 двух циклов функции установлены в единичное состо ние. Блок 38 байтов и и циклов, учитыва  содержимое регистра 21 байтов и циклов, выдает в первый коммутатор 14 (с выхода 54) и во второй коммутатор 15 (с выхода 55) управл ющие сигналы, по которым по синхроимпульсу СИ1 в младший байт первого коммутатора 14 из регистра данных 2 (он вьщаетс  на первьп коммутатор по сигналу с дещифратора 49) через буферный запоминающий блок 4 передаетс  байт данных, номер которого в слове оперативной пам ти (а значит и в регистре 2) определ етс  одним из счетчиков блока 42 счетчиков номера байта (счетчиком первого входа). В младший байт второго коммутатора 15 также по синхроимпульсу СИ1 из бло11 ка регистров 9 {по сигналу с выхода дешиф ратора 30) заноситс  байт второго операнда , причем номер этого байта в слове задан счегч1.ком второго входа из блока 42 счетчико номера байта. После завершени  обработки бай та операндов байт результата по синхроимпульсу СИ2 передаетс  в байт регистра дан ных 2, номер которого определен счетчиком выхода из блока 42 счетчиков номера байта . Затем в зависимости от направлени  об работки (от старших к младшим или наоборот ) выполн етс  модификаци  всех счетчиков в блоке 42 счетчиков номера байта на плюс или минус единицу, а также модификаци  счетчика 45 длины операнда. По синхр импульсу СИЗ в младшие байты первого коммутатора 14 и второго коммутатора 15 занос тс  следуюш;ие байты первого и второго операндов. Функци - обработки повтор етс  еще раз и байт результата по синхроимпульсу СИ4 заноситс  в регистр данных2 По завершении обработки слова (исчерпан один из счетчиков входов или оба вместе) производитс  запись результата в оператив ную пам ть 1 и считывание следуюшего слова Второго и (или) первого операндов. Обработка операндов продолжаетс  до тех пор, пока не исчерпаетс  счетчик 45 длины операнда. При всех передачах инфюрмации на входные коммутаторы арифметического блока 6 и при передачах результата обработки в блок регистров 9 или в регистр данных 2 блок 38 байтов и циклов по содержимому счетчиков выбирает нужные байты первого и второго операндов и производит их передачу в младшие байты входных коммутаторов, а результат обработки пересыпает в нужный байт регистра блока регистров 9 или регистра данных 2. При этом первый узел 59 (см. фиг. 2) выбора байта управл ет занесением информации в первый коммутатор 14, второй узел 6О вы бора байта управл ет занесением во второй коммутатор 15, третий узел 61 выбора байта управл ет занесением выхода арифметического блока 6 в регистр дан ных 2, в буферньш запоминающий блок 4 и в блок регистров 9. Узлы выбора байта построены однотипно (см. фиг. 5). Ка вход дешифратора 72 номера байта поступают сигналы с выхода блока 42 счетчиков номера байта (например, дл  первого узла 59 выбора байта это будет сигнал с выхода 39), Дешифратор 72 номера байта будет вьфабатывать т1равл ющие сигналы только при наличии разрешаюшего потенциала на входе 37 управлени  байтовым режимом (триггер 58 однобайтной работы арифметического

12 блока на фиг. 2 установлен в единичное состо ние). При использовании данного узла в качестве первого 59 или второгО 6О узла выбора байта скг ал на выходе элемента И 73 в однобайтно;. режиме разрешает занесение в младший байг входного коммутатора третьего байта из слоза данных . Сигнал на выходе элемента И 74 разрешает занесение второго байта из слова данных в младший байт входного коммутатора, элементов И 75 и 76 занесение первого и нулевого байта. На вторые входы элементов И 73 - 76 подаетс  сигнал с выхода элемента ИЛИ 77, который вырабатываетс  по потенциалу первого полутакта (ПТ1), поступающему на вход 78, иди по потенциалу второго полутакта (ПТ2), поступаюшему на вход 79, и отсутствии сигнала блокировки Второго цикла на входе 80 элемента И 81. Сигналом блокировки второго цикла предусматриваетс  возможное достижение границы одним иа счетчиков блока 42 счетчиков номера байта или счетчиком 45 длины операнда после завершени  первого цикла арифметического блока 6 при заданном двухцикловом режиме работы (т.е. когда триггер 64 двух циклов функций установлен в единичное состо ние (см. фиг. 2). Потенциалы ПТ1 и ПТ2 вырабатываютс  блоком синхронизации процессора, не показанным на схемах. При выполнении команд с one рандами фиксированной длины обработка их выполн етс  в двухбайтном режиме (т.е. триггер 58 находитс  в нулевом состо нии). В первом цикле работы арифметического блока 6 (на входе 78 присутствует потенциал полутакта ПТ1) на выходе элемента И 73 вырабатываетс  сигнал занесени  третьего байта из слова данных в младший байт входного коммутатора и одновременно на выходе 82 вырабатываетс  сигнал нанесени  второго байта из слова данных в старший байт входного коммутатора, т.е. в первом цикле по сигналу ПТ1 на входе 78 срабатывает элемент И 83, так как на входе 37 отсутствует сигнал однобайтного режима работы. Во втором цикле срабатывает элемент И 84, на входы которого поступает сигнал двухбайтного режима работы с элемента НЕ 85, потенциал полутакта ПТ2 (по входу 79) и сигнал с триггера 64 (см. фиг. 2) двухцикловой работы (по входу 35). На выходе элемента И 75 и на выходе 86 вырабатываютс  сигналы занесени  первого и нулевого байтов из слова данных в младший и старший байты входного коммутатора. Управл ющие сигналы с выходов дешифратора 72 и с выходов элементов И 83 и 84 объедин ютс  элементамк ИЛИ 87 и 88. Выходы 89 и 90 уа оБ выбора байта подключены к входам узла G5 блокировки второго цикла. Сигналы ка этих выходах по вл ютс  в тех , кот да какой-дибо счегчик выходов из блока 42 счетчиков номера байта достигает транкчк: го значени . Узел блокировки Вт;;,,ао (см, фпГ. б) вьщает сигаал го цикла на выход 80 в тех с.иучаих. . один из счетчиков входов досгн нзпевого значени  (на одном из входов 89 злег екта ИЛИ 91 высокий потенциал) и обра;-.от-ка операндов ведетс  от старших к чтадшим байтам. Если счетчики модифиц руктс  на плюс единицу, то по Bxonv ч -niu -гер 92 модификации счетчиков усладовлен в единичное состо ние и срабатыБг, . мент И 93. Если модификаци  счетч кг/г, выполн етс  на минус единицу, то п;; зуоду 44 триггер 92 модификаили оче чпк.с;:-. установлен в нулевое состо ние и, кг один из счетчиков принимает значенз;, авное трем, на одном из входов ЭО чоч/елта ИЛИ 94 по витс  сигнал, который приведет к срабатыванию элемента И 95, Сиг налы модификации на плюс и минуг; единицы , поступающие :-:а вход 44, вырабэты&- ютс  дешифратором 46 управг:;ени  счотчлками . Если обработка операн,поБ npoBo,i:;iT с  с использованием счетчика 45 длин;операнда (в командах SS фоу):-лата,;, триггер 96 по любому сигналу ( плюс HJ н минус) на входе 44 устанавливаэтс  в единичное состо ние, и по вление на ЕХО де 43 анализа состо ни  счетчика длины операнда сигнала ревенства нулю счетчика длины 45 приводит к ,срабатыванию- эле- мента И 97 и выдаче сигнала б;1окг;ровк1 В орого цикла с выхода ВО пемечта ИГ, Р8 Узел 63 (см. фиг. 2) ци----г - чл-нмьйчч пам ти пр I единичном состо ниг; точггепа 62 двух цикди:;, длока локальной вырабатывает упра; л ющий сигнал, рзарешаюшкн двойное считывание из блокгд по&впьго гам ти 11 Б течение одного машинного такта, При этом в адресный регистр 53 (см. срнгЛ выдаетс  сигнал модификации адреса блока локальной пам ти 11 дл  с-гитГТвань  за писи двух последовательных по-пу-лс: ; в блок 10 передач данных - сигна;: разрешени  двойной в течение такта передачи полуслов данных, в буферный еапомкнауодднй блск4 и в узел 13 приема из блока пеоедьч - ддгнал разрешени  двойного Б аченкс ;v;al.jИннO го тактд приема данных из 10 пппедач дакнг:1х. Так как чтение информации иг блоке сдк ративнчой пам ти 1 происходит цельт;дд сдч-ва ми, а команда состоит из одна:гО; д,ь--:д . . ,,-,.., ... . , . ,,,-.,. ..--г. -.-Ai-ix ог;- , р, .:л-- ;: : . vn --ьо ,---о.Х -истг: ; .,,: , ,- :-;-- ,-, г.-, ic. - с--ч-- ctf -c y-A-r-r , : К - ч s J.---i со i jtij .-.j, :,:.-.-с, ,, : г: , ,,,;. , - . .--члшгь- - а,чн --ibFti v; ai:d -с - -к : icv. .-1) , ,,:-VHP .-.:- ;...-:, ,г .:.- - с.--; ; %T:xf;-i-i-j-,., .пелес: :-,; -г- с -;м,.--5 -i,- ч;о- Di.i.Gnovrj , i- j-c,;..- ;тс-. . Стую- л-ю кг..ар--; , р ,,, ,.,. ,-- , , .-TI VICI-.-M тпопагивчой ; irii- - ., : v4io-: , ,. - . ,. :-.ч,1--. ;.- . : -: ,: : - ч; - -,-; :,ir o . c i--- :ii,/--; --- - :г ;; i, ,--г-ьи: ол .:-,;,. .г, :,-.. ;, ;-;-.;- - - , , -. - -..;о-ч- ; i.:. о Koi.oi-i . гтачс : - - :; : : ,-1--, ч г -гс:- О : c fi4v-, ,.v,:,-v.; - iiv. с- т-,- Ч:, -.- . , - ч-.г; ;, ,. ,, :ич Г-,.. i.,-.,,ч-)1ч- : ..ч-чч: .,- ч- г-ччч,. : 2 ч,:1;;дую.плеП чач : ч .ч-. чч:бхч,-ч; -- , (ч;г- -1ванин поогчдх г.п,ч ;ЧВа кпччдич- дд -ч-окс олс- латйЗ - ;дч, t и-гд--j-byi -- . кл}; это no:i-;c:ici o нахчдчгтс:  д оуфсдиюм аа;гол.ашаюшo v-ччь,.- . liooeii ЕДДССДКОЙ вьаюлд етс  аЕал1 Я иелД;Дчч.; содтд дддЧ 30. д р,--дд коман ,-з б ..т;ч-- .;,; ч.оччч- л - /чгдс.;. 3-; ibco;-.;n-cvt,- деччх:-ч v. м;п. дч)ч; -дчмг мыбопки кг д гтд ; чч -З-чдигд лоха -2 Вниуч-чш в бь стио„еис ддд. о, -угстп от и выполлскдд гтсчехсдд. Jon ыполиеиил команд - д.:Д.едс ч ncrnriDti состо 1л :н 30 спеакодд: ч-;. ддч;д :ч-д  й:ок;- ч с--тств1Ш бусЬд-гзсдлп код-чд :. ч ччЧ-v - еыбсч-ч-: глсдл-ю L; .2: KI. ;- гч ;-1-,1ч дд дчод: дддрчтдг Hci; гчдчТ. ; . 14 под n.p/.oojie кдл:анд1Д ,, - -,-,,- -,,- . -- ,- - -- -о.- --г, Г 1УЗ ч . . ilL. .-..Lr.-,- 44 ЧД 4i . j aoblBOЧ; L Я. -..- .,,,,, ,2 -, .-г-,- к ,,;--i- т

фер следующего слова. При этом будет считана вс  команда RX, RS или ЗЗ формата , или первое слово команды SS формта , поэтому после завершени  выполнени  предьгцущей команды RR формата выборка следующей команды выполн етс  непосредственно из буфера, что дает дополнительный во времени, так как отсутствует необходимость чтени  блока оперативной пам ти 1 .

Дл  расширени  функпиональных возможностей буферного запоминающего блока 4 в многофункциональный регистр 66 предусмотрены занесени  с выхода 7 арифметическо- го блока 6 и из блока 10 передач данных (по входу 12), а содержимое многофункционального регистра 66 через селектор регистров 71 может быть передано на вход блока 10 передач данных, а также на входы первого 14 и втооого 15 коммутаторов Таким образом, многофункциональный регистр 66 может быть использован при выполнении команд, требующих большего количества вспомогательных рабочих регистров. При этом будут отсутствовать потери времени на запись (считывание) промежуточных операндов в блок локальной пам ти 11 njiH из него. При выполнении сложных команд (например, умножение) применение многофункционального регистра 66 в качестве рабочего дает возможность почти вдвое уменьшить врем  выполнени  этих коВрем  выполнени  операций в предлагаемом процессоре и в модели 40 системы 360

Операци 

Сложение (вычитание) с фиксированной зап той

R R - формат

S S - формат

Умножение с фиксированной зап той

Деление с фиксированной зап той

Сложение (вьиитание) с плавающей зап той

Умножение с плавающей зап той

Деление с плавающей зап то

манд при незначительном увеличении времени выборки команды, следующей за данной сложной командой.

При использовании многофункционального регистра 66 в качестве рабочего в регистре состо ний 30 фиксируетс  отсутствие буферизации команды и выборка следующей команды выполн етс  из блока оперативной пам ти 1. Работа с многофункциональным регистром 66 осуществл етс  по тем же микроопераци м , что и работа с регистром данных 2, т.е. занесение информации в эти регистры , прием информации из регистров на входные коммутаторы арифметического блока 6 и на вход блока 10 передач данных. Выбор между тем и другим регистром определ етс  состо нием триггера 19 альтернативного разр да. Например, при единичном состо нии этого триггера на выход селектора регистров 71 передаетс  содержимое многофункционально го регистра 6 6,-при нулевом содержимое регистра данных 2 по входу 5. Использование небольшого объема дополнительного оборудовани  позволило существенно увеличить быстродействие процессора. Предварительные расчеты и моделирование показывают , что предлагаемый процессор имеет быстродействие примерно в 2 раза выше, чем прототип при сравнимом объеме оборудовани . Врем  выполнени  основных операций в предлагаемом процессоре и в модели 4О системы 36О приведено в таблице.

Врем  выполнени , микро/сек

предлагаемый

модель 40/360 процессор

3,5

7,5 11,8 6

86,4 176,8 27,6

Claims (2)

1. 259,4 128 Формула изобретени  1. Процессор с микропрограммным управ лением, содержащий блок посто нной пам ти вход которого через последовательно соединенные формирователь адреса, св занный с выходом регистра переадресацрш, и регистр управлени  состо ни ми соединен с первым выходом дешифратора управлени  состо ни ми , а выход блока посто нной пам ти соединен с входами регистра управлени  счетчика ш , регистра управлени  состо ни ми, регистра управлени  вводом и выводом информации блока передач данных, реп1стра управлени  выводом информации из арифметического блока, регистров управлени  пер- вым и вторым коммутаторами, регистра адресации блока локальной пам ти, выходы которых соединены с соответствующими дешифраторами , и выходы каждого из которых, кро ме первых двух, соединены соответственно с первым управл ющим входом блока передач данных, вторыми входами узлов приема из блока передач данных и арифметического блока, первыми управл ющими входами первого и второго коммутаторов и с первым входом адресного регистра, выход блока постоЗП1НОЙ пам ти соединен с входами триггера альтернативного разр да и регистра переадресации , блок оперативной Пам ти, вход и выход которого соединены с первыми входом и выходом регистра данных, второй и третий входы которого соединены соответственно с выходом арифметического блока и блока передач данных и через узлы приема из арифметического блока и блока передач данных с первым и вторым входами блока регистров выход которого соединен с первым информационным входом блока передач данных не первыми информационными входами первого и второго коммутаторов, выходы которых со единены с первым и вторым входами арифме тического блока, блок локальной пам ти, пер- вый вход и выход KOTOpord соединены соответственно с выходом и третьим информационным входом блока передач данных, а второй вход - с выходом адресного регистра, отличающийс  тем, что, с целью повышени  быстродействи , он содержит блок байтов и циклов, первый и второй выходы которого соединены со вторыми управл ющими входами первого и второго коммутаторов третий выход - с вторым входом узла приема из арифметического блока и первым управл5иощим входом регистра данных, а четвертый выход - со вторым управл ющим входом блока передач данных, вторыми входами адресного регистра и узла приема из блока передач данных, регистр байтов ициклов , вход которого соединен с выходом блока посто нной пам ти, а первый, второй и третий выходы соединены соответственно ci первым, вторым и третьим входами блока байтов и циклов, четвертый, п тый, шс,то седьмой и восьмой входы которого соединены соответственно с первым, вторым и тр тьим выходами блока счетчиков номера байта , выходом счетчика длины операнда и 4efрез соответствующий дещифратор - с выхо4дом регистра управлени  счетчиками, буферный запоминающий блок, первый, второй, третий и четвертый информационные входы которого соединены соответственно с выхс 1дом блока оперативной пам ти, первым выходом регистра данных, выходом арифметического блока и выходом блока передач дан ных, а первый, второй, третий, четвертый и п тый управл ющие входы подключены соответственно к первому и второму выходам двшифратора управлени  состо ни ми, выходу триггера альтернативного разр да, к третьвтму и четвертому выходам блока байтов и циклов, выход буферного запоминающего блока соединен со вторым информационны 1 блока передачи данных и вторыми информационными входами первого и второго ком мутаторов. : 2. Процессор по п. 1, отличаю- , щ и и с   тем, что блок байтов и циклов содержит первый, второй и третий узлы выбора байта, первые выходы которых  вл ютс  соответственно первым, вторым и третьим выходами блока байтов и циклов, входы управлени  байтовым режимом всех трех узлов выбора байта соединены с третьим входом блока байтов и циклов, входы управлени  циклами функци  узлов выбора байта - с первым Iвходом блока-байтов и циклов, а со входом ; анализа состо ни  третьего узла выбора байта соединен шестой вход блока байтов и UHij:- лов, узел блокировки второго цикла, с пер- вым и вторым входами которого соединены Вторые выходы первого и второго узлов выбора байта соответственно, со входом анализа состо ни  узла блокировки второго гшклч соед1шен седьмой вход блока байтов и циклов , восьмой вход которого соединен с вхо дом анализа модификации узла блокировки второго цикла, выход которого соединен с соответствующими входами первого, второго и третьего узлов выбора байта, причем со входом анализа состо ни  первого узла выбо ра байта соединен четвертый, а с входом анализа состо ни  второго узла выбора байта - п тый вход блока байтов и циклов, узел циклов локальной пам ти, вход которого соединен со вторым входом блока байтов и циклов, а выход  вл етс  четвертым выхо дом этого блока. 3. Процессор по пп. 1и2, отличаю ш и и с   тем, что буферный запоминающий блок содержит селектор регистров, выход которого  вл етс  выходом буферного запоминающего блока, многофункциональный регистр, выход которого соединен с первым информационным входом селектора регистров второй информационный вход которого  вл етс  вторым информационным входом буферного запоминающего блока, узлы занесени  из арифметического блока, блока передач данных и блока посто нной пам ти, с управл ющим входом которого соединен триггер приема, входы установки в нуль и единицу которого соединены соответственно с первым и вторым управл ющими входами буферного запоминающего блока, первый, второй и третий информационные входы многофункционального регистра через узлы занесени  из арифметического блока, блоков передач и посто нной пам ти соответственно соединены с третьим, четвертым и первым информационными входами буферного запоминающего блока , с четвертым и п тым управл ющими входами которого соединены первые управл ющие входы узлов занесени  из арифметического блока и блока передач соответственно, вторые управл ющие входы которых, а также управл ющий вход селектора регистров соединены с третьим управл ющим входом буфер- /, ного запоминающего блока. Источники информации, прин тые во внимание при экспертизе: 1.Патент США № 3500337, кл. 340172 .5, 1970 г.
2. 2.Хассон С. Микропрограммное управление . Вып. 2, М, 1974 г., стр. 44-143 (Процессор мод. 40 системы 1ВМ/ЗеО).

   Фие.1

   Фиг. г

   JJ 51

   п

   П.

   СИ1

   П+З

   Фие.

   Фиг. 6

   4

   Фиг,е