SU1247884A1 - Процессор - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано в электронных вычислительных машинах среднего уровн  производительности общего назначени . Целью изобретени   вл етс  повышение быстродействи  и -расширение функциональных возможностей процессора путем введени  технических средств дл . аппаратной трассировки программ и микропрограмм. С. этой целью в процессор , содержащий -блок выборки команд, регистр адреса местной пам ти, первый коммутатор данных, блок местной пам ти , второй коммутатор данных, блок микропрограммного управлени , блок коммутации адреса пам ти, блок управл ющей пам ти, блок основной пам ти, арифметико-логический блок, блок регистров преобразовани  виртуальных адресов и третий коммутатс-р данных, введены блок оперативной пам ти микропрограмм , блок регистров динамической переадресации микрокоманд, блок ускорени  арифметических операций, блок обработки данных переменной длины, блок регистров св зи, блок пам ти адреса страницы,-блок триггеров анализа конца страницы, блок запросов на косвенную адресацию, блок пам ти трассировки, перва  и втора  группы элементов ИЛИ, перва  и втора  груп- пы элементов И, триггер выборки пам ти и группа элементов ИСКЛЮЧАЩЕЕ РШИ. 3 3. п. ф-лы. 19 ил. с Ф (Л ю 4 00 00 4iii

Description

Изобретение относитс  к цифровой вычислительной технике и может быть использовано в электронных вычислительных машинах среднего уровн  производительности общего назнач-ени .

Целью изобретени   вл етс  повыше . ние быстродействи  процессора путем введени  технических средств дл  аппаратной трассировки программ и микрпрограмм . .:

На фиг. 1 изображена функциональна  схема процессора; на фиг. 2 - схема блока выборки команд; на фиг. 3 - схема блока микропрограммного управлени ; на .фиг. 4 - схема блока коммутации адреса пам ти; на фиг, 5 - схема арифметико-логическог блокаJ на фиг. 6 - схема блока регистров преобразовани  виртуальных адресов; на фиг. 7 - схема бдока регистров динамической переадресации микрокоманд; на фиг. 8 - схема блока ускорени  арифметических операций; на фиг. 9 - схема блока обработки данных переменной длины; на фиг. 10- схема блока регистров св зи;, на фиг. 11 - схема блока пам ти адреса страницы; на фиг. 12 - схема блока триггеров анализа конца страницы; на фиг. 13- схема блока запросов на косвенную адресацию; на фиг. 14 - схема блока пам ти трассировки; на фиг. 15 - таблица занесени  данных в сдвиговый регистр; на фиг. 16 - пример размещени  дес тичных данных в местной пам ти; на фиг,- 17 - временна  диаграмма входа синхронизации процессора; на фиг. 18 - структура микрокоманд процессора, на фиг. 19 - формат команды сдвига и алгоритм ее выполнени .

Процессор (фиг. 1) содержит блок 1 выборки команд, регистр 2 адреса местной пам ти, первый коммутатор 3 данных, блок 4 местной пам ти, второй коммутатор 5 данных, блок 6 микропрограммного управлени , блок 7 коммутации адреса пам ти, блок 8 основной пам ти, блок 9 управл ющей пам ти, блок 10 оперативной пам ти микропрограмм, арифметико-логический блок 11, блок 12 регистров преобразовани  виртуальных адресов, блок 13 регистров динамической переадресации микрокоманд, блок 14 ускорени  арифметико-логических операций, блок 15 обработки данных переменной длины, блок 16 регистров св зи, блок 17 лам ти адреса страницы, блок 18 триг

5

0

5

0

5

0

5

0

5

геров анализа конца страницы, блок 19 запросов- на косвенную .адресацию, блок 20 пам ти трассировки, перв-ую группу элементов ИЛИ 21, третий Ком- мутатор 22 данных, вторую группу элементов ИЛИ 23, первую группу элементов И 24, вторую группу элементов И -25, триггер 26 выбора пам ти, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 27, адресный вход 28, вход данных,процессора 29, первый вход кода операции процессора 30, выход данных процессора 3-1, выход управлени  выбором процессора 32, выход запроса на обмен процессора 33, выход режима работы процессора 34, вход окончани  обмена процессора 35, второй, третий, че р- вертый входы кода операции, профессора 36, 37 и 38 соответственно, выход запроса в канал процессора 39, п тый, шестой входы кода .операции процессора 40 и 41 соответственно, сунхровход канала процессора 42, синхровход процессора 43, вход масок канала процессора 44. ГГозици  ми 45-100 обозначены входы и выходы блоков процессора.

Первый адресньй выход блока 1 подключен к первому входу данных регис т- ра 2. Второй адресный выход бло-ка 1 . соединен с первым входом дднных блока 20, второй.вход, данных которого подключён к выходу кода операци  блока 1 и первому адресному входу блока 6. Третий адресный выход блока 1 соединен с адресным входом блока 12, с первыми входами данных первого коммутатора 3 и второго коммутатора 5 и с адресным входом блока 15. Первый и второй управл ющие выходы блока 1 подключены соответственно к первому управл ющему входу блока 14 и установочному входу блока 13 соответственно. Управл ющий вход блока 1 соединен с выходом управлени  выборкой команд блока 6. Вход данных блока 1 соединен с входом данных блока 4, входом данных блока 12, входом данных блока 13, первым входом блока 14, входом данных блока 15, первым входом данных блока 16, с входом данных блока 17, с третьим входом данных блока 20 и выходом данных треть его коммутатора 22.

Второй и третий входы данных регистра 2 соединены с первым адресным выходом блока 6 и адресным выходом блока 15 соответственно. Четвертый вход данных регистра 2 соединен с первым выходом данных арифметико-логического блока 11 и первым входом

данных тр етього коммутатора 22, Первый адресный выход регистра 2 гюлклю- чен к первому входу группы элементов ИСКТПОЧАЮЩЕЕ- 11ПИ 27, выход которой подключен к первому адресному входу блока 4, выход которой подключен к вторым .входам данных первого коммутатора 3 и второго коммутатора 5, выход данньк которого соединен с вторым входом данных арифметико-логического блока 11, первый вход данных которого соединен с выходом первого коммутатора 3, управл юпдий вход которого соединен с первым выходом управлени  коммутацией данных блока 6. Второй адрес ньй выход регистра 2 подключен к второму адресному .входу блока 4. Третий вход данных первого коммутатора 3 соединен с третьим входом данных второго коммутатора 5, входом данных блока 18 и выходом второй группы элементов ИЛИ 23, первый вход которой соединен ,с адресным выходом блока 16, адресный вход которого соединен с адресным входом 28. Четвертьш, п тый, шестой, седьмой и восьмой входы данных второго коммутатора 5 со единены соответственно с первым и вторым выходами данных блока 14, первым-и вторым выходами данных блока- 16 и с выходом даннъгх блока 20, управл ющий выход которого соединен с выходом управлени  трассировкой блока 6. Управл ющий вход второго коммутатора 5 соединен с вторым вьгхо

дом управлени  коммутацией данньк

блока 6. Первый и второй выходы кода операции блока 6 подключены соответственно к первому и второму входам кода операции арифметико-логического блока 11, первый выход данных которого соединен с вторым адресным входом блока 6, выход управлени  обработкой данных переменной длины которого соединен с управл ющим входом блока 15, выход управлени  адресом местной пам ти которого соединен с вторым входом группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 27. Выход установки и выход сброса блока 6 соединены соответственно с установочным и сбросовым входами триггера 26, пр мой и инверс- выходы которого подключены соответственно к первым входам первой группы элементов И 24 и второй группы элементов И 25, выходы которых под- ключены соответственно к первому и. второму входам первой группы элементов ИШ 21, выход которой подключен

- ю 2о 25

30

5

0

5

к входу данных блока 6 и к второму входу данных третьего KOMMyTatopa 22, третий вход данных которого подключен к первому выходу данных блока 7. Выход управлени  коммутацией адреса блока 6 соединен с управл ющим входом блока 9 и блока 10, выходы данных которых соединены соответственно с вторыми входами второй группы элементов И 25 и первой группы элементов И 24.

Выход Управлени  динамической переадресацией блока 6 подключен к управл ющему входу блока 13, адресньш выход которого подключен к адресным входам блока 9 и блока 10, входы данных которых подключены к первому входу данных блока 7 и четвертому выходу данных арифметико-логического .блока 11. Выход управлени  анализом конца страницы блока 6 соединен с управл ющим входом блока 18, первый вход синхронизации которого соединен с синхровходом процессора 43, входом синхронизации блока 19, входом синхронизации блока 14, управл ющий выход которого соединен с третьим входом кода операции арифметико-логического блока 11, третий выход данных которог.о соединен с третьим адресным входом блока 6, вторым входом данных блока 7 и вторым входом данных блока 14. Выход управлени  выборкой пам ти блока 6 подключен к управл ющим входам блока 7 и блока 8, выход данных которой подключен к третьему входу данных блока 7, четвертый вход данных которого соединен с первым ад ресным выходом блока 12, второй адресный выход которого соединен с четвертым адресным входом блока 6, второй адресный выход которого соединен с четвертым входом данных блока 20 и с адресным входом блока 13, управл ющий выход которого подключен к п тому адресному входу блока 6, выход управлени  быстрыми операци ми которого соединен с вторым управл ющим входом блока 14, третий выход данньк которого соединен с шестым адресным входом блока 6. Вькод маски и второй выход данных блока 7 соединены соответственно с входом маски и входом данньк блока 8, адресный вход которой соединен с адресным выходом блока 7, п тьй и шестой входы данных которого соединены соответственно с входом масок канала процессора 44 и выходом масок блока 16. Седьмой вход данных

блока 7 подключен к четвертому входу кода операции арифметико-логического блока 11 и к первому управл ющему выходу блока 15, второй управл ющий выход которого подключен к п тому входу кода операции арифметико-логического блока 11. Второй и третий входы данных блока 16 подключены соответственно к входу данных процессора 29 и первому входу кода операции процессора 30, Третий и четвертый выходы данных блока 16 подключены соответственно к выходу данных процессора 31 и управл гацему выходу ущэав- лени  выводом процессора 32, Первый и второй управл ющие выходы блока 16 соединены соответственно с выходом режима работы процессора 34 с выходом запроса на обмен процессора 33, а его управл ющий вход с входом окончани  обмена процессора 35, Выход данных блока 17 соединен с вторым входом второй группы элементов HJM23 Первый управл ющий вход блока 17 под- ключен к второму входу кода операции процессора 36. Второй и третий управл ющие входы блока 17 соединены соответственно с третьим и четвертым входами кода операции процессора 37 и 38, Четвертьй управл ющий вход блока .17 подключен к первому управл ющему выходу блока 19, третий и чет- вертьй управл ющие входы которого соединены соответственно с п тым и шестым входами кода операции процессора 40 и 41, Второй управл ющий вход блока 19 соединен с выходом запроса в канал процессора 39, П тый управл ющий вход блока 19 подключен к управл ющему выходу блока 18, второй вход синхронизации которого подключен к синхровходу канала процессора 42,

Блок. 1 (фиг, 2) содержит первый буферньш регистр 101, второй буферный регистр 102, третий буферньй регистр 103, регистр адресов операндов 104, счетчик адреса команд 105, регистр кода операции 106, коммутатор адресов 107, дешифратор 108, регистр непосредственного байта 190, коммутатор адреса местной пам ти 110.

Вход данных первого буферного регистра 101 с аединен с входом данных счетчика адреса команд 105, первым входом данных регистра адресов операн дов 104 и входом данных 53, Выход данных первого буферного регистра 101 подключен к входу данных второго бу

iO

, 25

30

40

5

50

55

ферного регистра 102, управл ющий вход которого подключен к управл ющему входу первого буферного регистра 101 и к первому управл юп ему выходу дешифратора 108, второй и третий управл ющие выходы которого подключены соответственно к управл ющим входам третьего буферного регистра 103 и коммутатора адреса местной пам ти 110, выход данных которого подключен к первому адресному-выходу 88.

Первый выход данных второго буферного регистра 102 соединен входом третьего буферного регистра 103, первый и второй выходы данных которого соединены .соответственно с вторым входом данных регистра адресов операндов 104 и первым входом данных коммутатора адреса местной пам ти 110. Вто рой и третий выходы данных второго буферного регистра 102 подключены соответственно к третьему входу данных регистра адресов операндов 104 и к второму входу данных коммутатора адреса местной пам ти 110, третий вход данных которого подключен к выходу данных регистра непосредственно байта 109, вход данных которого подключен к третьему выходу данных третьего буферного регистра 103, четвертый выход данных которого подключен к входу данных дешифратора 108 и выходу кода операции 46. Первый и второй выходы данных регистра адресов операндов 104 соединены соответственно с первым и вторым входами группы элементов ИЛИ 107, выход которых соединен с третьим адресным выходом 49. Вькод данных счетчика адреса команд 105 подключен к второму адресному входу 45 и третьему входу группы элементов ИЛИ 107, четвертьй вход которых соединен с выходом данных дешифратора 108, первый управл ющий выход которого подключен к управл ющему входу счетчика адреса команды 105. Второй и третий управл ющие выходы дешифратора 108 подключены соответственно к первому и второму управл ющим входам 48 и 50, а управл ющий вход - к управл ющему входу 47.

Блок 6 (фиг. 3) содержит регистр микрокоманд 111, дещифратср 112 и коммутатор адреса микрокоманд 113, Вход данных регистра микрокоманд 111 соединен с входом данных 78. Первый, второй, третий и четвертый выходы данных регистра микрокоманд 111 соединены соответственно с первым адресным выходом 71, п тым управл ющим выходом 69, первым в ходом данных дешифратора 112, первым входом данных коммутатора адреса микрокоманды 113, второй, третий, четвертый, п тый, шестой, седьмой входы данных которого соответственно с первым адресным входом 46, вторым адресным входом 68, третьим адресным входом 64, четвертым адресным входом 73, п тым адресным входом 75 и шестым адресным входом 59. Первый, второй, третий, четвер- тый, п тьй, шестой, седьмой, восьмой, дев тьй, дес тьй, одиннадцатый, две- надцатьй, тринадцатый и четырнадцатый управл ющие выходы дешифратора 112 соединены соответственно с первым управл ющим выходом 47, вторым управл ющим выходом 70, третьим управл ющим выходом 100, четвертым.управл ющим в ыходом 52, шестым управл ющим выходом 74, седьмым управл ющим выходом 58, восьмым управл ющим выходом 81, дев тым управл юш 1м выходом 80, дес тым управл ющим выходом 97, одиннадцатым управл ющим выходом 76, двенадцатым управл ющим выходом 79, тринадцатым управл юш 1м выходом 98, четьфнадцатым управл ющим вьгходом 60 и управл ющим входом коммутатора адреса микрокоманды 113, выход данных которого соединен с вторым входом данных дешифратора 112 и вторым адресным выходом 72..

Блок 7 (фиг. 4) содержит регистр

-адреса 114, регистр маски 115, регистр входных данных 116, матрицу пам ти индексов 117, матрицу буферной пам ти 118, группу элементов сравнени  119, первую группу элементов И 120, элемент НЕ 12.1, вторую группу элементов И 122,- группу элементов ИЛИ 123 и регистр выходных данных 124.Пер вый и второй входы данных регистра

адреса 114, подключены соответственно к второму 64 и четвертому -83 входу данных, а управл ющий вход к управл ющему входу 98 и управл ющему входу регистра маски 115, первый, второй и третий входы данных подключены соответственно к п тому входу 44, шестому входу 95 и седьмому входу 57 данных, а выход данных к входу масок матрицы буферной пам ти 118 и выходу масок

85. Первый, второй, третий и четвертый выходы данных соединены соответственно с адресным входом матрицы

0

5

0

5

0

5

0

5

0

5

пам ти индексов 117, адресным входом матрицы буферной пам ти 118, первым входом группы элементов сравнени  119 и адресным выходом 87. Первый и второй входы данных регистра входных данных 116 подключены соответственно к первому входу 66 и третьему входу 84 данных , а выход данных подключен к второму выходу данных 86, входу данных матрицы буферной пам ти 118 и первому входу второй группы элементов И 122, выход которой подключен к первому входу группы элементов ИЛИ 123, выход которой подключен к входу данных регистра выходных данных 124, выход которого соединен с первым выходом данных 82. Выход данных матри1р 1 пам ти индексов 117 соединен с вторым входом группы элементов сравнени  119, выход которой соединен с управл ющим входом матрицы буферной пам ти. 118, первым входом первой группы элементов И 120 и входом элемента НЕ 121, выход которого соединен с вторым входом второй группы элементов И 122. Выход данных матрицы буферной пам ти 118 подключен к второму входу первой группы элементов И 120, выход которой подключен к второму входу группы элементов -ИЛИ 123.

Арифметико-логический блок 11 (фиг. 5) содержит первый регистр 125, второй регистр 126, первый мультиплексор 127, второй мультиплексор 128, третий мультиплексор 129, чет- вертьй мультиплексор 130, п тый мультиплексор 131, шестой мультиплексор 132, седьмой мультиплексор 133, восьмой мультиплексор 134, узел арифметических и логических операций 135, ре - гистр состо ний 136. Вх.од Данных первого регистра 125 соединен с первым входом данных 67. Выходы нулевого , первого, второго и третьего байтов первого регистра 125 соединены соответственно с первыми, вторыми, третьими и четвертыми входами дан-, ных первого, второго, третьего и чет- . вертого мультиплексоров 127-130. Управл ющие входы первого, второго, третьего и четвертого мультиплексоров 127-130 соединены с управл ющими вхо-. дами п того, шестого, седьмого и восьмого мультиплексоров 13.1-134 и четвертым управл ющим входом 57. Выходы данных первого, второго, третьего и четвертого мультиплексоров 127-130 подключены к первому входу данных

узла арифметических и логических операций 135 и третьему выходу данных 66 Вход данных второго регистра 126 подключен к второму входу данных 99. Выходы нулевого, первого, второго и третьего байтов второго регистра 126 соединены с первыми, вторыми, третьими и четвертыми входами даиньк п того шестого, седьмого и восьмого мульти- плексоров 131-134 соответственно и с четвертым выходом данных 64. Выходы данных п того, шестого, седьмого и восьмого мультиплексоров 131-134 подключены к второму входу узла арифметических и логических операций 135, первый и второй управл ющие входы которого подключены соответственно к первому и второму управл ющим входам 69 и 74. Первый и второй выходы данных узла арифметических и логических операций соединены соответственно с первым выходом данных 65 и входом данных регистра состо ний 136, первый и второй управл ющие входы ко- торого соединены соответственно с третьим и п тым управл ющими входами 61 и 56. Выход данных регистра состо ний 136 соединен с вторым выходом данных 68.

Блок 12 (фиг. 6) содержит первый регистр 137, второй регистр 138, третий регистр 139, четвертый регистр 140, первую группу элементов И 141, вторую группу элементов И 142, третью группу элементов И 143, четвертую группу элементов И 144,. п тый регистр 145, шестой регистр 146, седьмой ре- гистр 147, восьмой регистр 148 первую группу элементов сравнени  149, вторую группу элементов сравнени  150, третью, группу элементов сравнени  151, четвертую группу элементов сравнени  152, группу элементов ИЛИ 153, элемент ИЛИ-НЕ 154. Вход данных первого регистра 137 соединен с входами данных второго, третьего, четвертого , п того, шестого, седьмого, восьмого регистров 138-148 и входом данных 53. Выходы данных первого, второго, третьего и четвертого реги- стров 137-140 подключены соответственно к первым входам первой, второй, третьей и четвертой группам элементов И 141-144, выходы которых подключены соответственно к первому, вто- рому, третьему и четвертому входам группы элементов ИЛИ 153, выход которой подключен к первому адресному

. . 25

30

5

выходу 83. Выходы данных п того, шестого , седьмого и восьмого регистров 145-148 соединены соответственно с первыми входами первой, второй, третьей и четвертой групп элементов сравнени  149-152, выходы которых соединены соответственно с вторыми входами первой, второй, третьей и четвертой групп элементов И 141-144, и первым, вторым, третьим и четь- вёртым входами группы элементов ИЛИ-НЕ 154, выход которой соеди- нен с вторым адресным выходом 73. Вторые входы первой, второй, третьей и четвертой групп элементов сравнени  149-152 соединены с адресным входом 49.

Блок 13 (фиг. 7) содержит первый регистр 155, первый дешифратор 156, второй регистр 157, третий регистр 158, четвертьй регистр 159, п тый регистр 160, первую группу элементов сравнени  161, вторую группу элементов сравнени  162, третью группу элементов сравнени  163, четв-ертую гругг пу элементов сравнени  164, шестой регистр 165, седьмой регистр 166, восьмой регистр 167, дев тый регистр 168, п тую группу элементов сравнени  1-69, шестую группу элементов сравнени  170, седьмую группу элементов сравнени  1.71, восьмую группу элементов сравнени  172, первый элемент И 173, второй элемент И 174, третий элемент И 175, четвертый элемент И 176, шифратор 177, элемент ИЛИ-НЕ 178, п тьш элемент И 179, шестой- элемент И 180, дес тый регистр 181, второй дешифратор 182, триггер 183 и элемент ИЛИ 184.

Вход данных первого регистра 155 подключен к входам данных второго, третьего, четвертого, п того, шестб- го, седьмого, восьмого, дев того регистров 157-7160 и 165-168 и к входу данных 53. Выход данных первого регистра 155 соединен с входом данных первого дешифратора 156, первый управл ющий выход которого соединен с управл ющими входами второго и шестого регистров 157 и 165, выходы данных которых соединены соответственно с первыми входами первой и п той групп элементов сравнени  161 и 169.. Второй управл ющий выход первого дешифратора 156 подключен к управл ющим входам третьего и седьмого регистров 158 и 166, выходы данных которых подключены соответственно к первым входам второй и шестой групп элементов сравнени  162 и 170, Третий управл ющий выход первого дешифратора 156 подклю- чей к. управл ющим входам четвертого и восьмого регистров 159 и 167, выходы данных которых подключены к первым входам третьей и седьмой групп элементов сравнени  163 и 171. Четвертый управл ющий выход первого дешифратора 156 подключен к управл ющим входам п того и дев того регистров 160 и 168 выходы данных которых соответственно подключены к первым входам четвертой и восьмой групп элементов сравнени  164 и 172. Вторые -входы первой, второй , третьей и четвертой групп элементов сравнени  157-160 соединены с входом данных второго дешифратора

182,первым входом шестой группы- . элементов И 180, первым входом данных дес того регистра 181 и адресным входом 72. Выходы первой, второй, третьей и четвертой групп элементов срав нени  161-164 соединены соответственно с первым, вторым, третьим и четвертым входами шифратора 177 и первыми входами первой, второй, третьей

и четвертой трупп элементов И 173-176 выходы которых соединены соответствен но с первым, вторым, третьим и четвертым входами элемента ИЛИ-НЕ 178, выход которого соединен с первым входом элемента ИЛИ 174 и управл ющим выходом -75. Вторые входы п той, шестой , седьмой и восьмой групп элементов 169-172 соединены с управл ющим выходом второго дешифратора 182. Выходы п той, шестой, седьмой и восьмой групп элементов сравнени  169-172 соединены соответственно с вторыми входами групп элементов И 173-176. Выход шифратора 177 подключен к первому входу п той группы элементов И 179,выход которой подключен к второму входу, данных дес того регистра 181, третий вход данных которого подключен к выходу шестой группы элементов И 180, .второй вход которой подключен к инверсному выходу триггера

183,пр мой выход которого подключен к второму входу п той группы элементов И 179. Установочный вход триггера 183 соединен с установочным входом 50. Сбросовый вход триггера 183 соединен с выходом элемента ИГЩ, второй вход которого соединен с вхо дом управлени  76. Выход данных де

, ,0

25

,..

5

0

5

0

с того регистра 181 соединен с адресным выходом 77,

Блок 14 (фиг. 8) содержит первый счетчик 185, второй счетчик 186, регистр команды -187, первый регистр 188 дешифратор 189, первый коммутатор 190, второй регистр 191, элемент И 192, сдвиговый регистр 193, первый сумматор 194, третий регистр 195,второй коммутатор 196, триггер 197, второй сумматор 198, четвертый регистр 199.

Первые управл юш 1е входы первого счетчика 185, второго счетчика 186 и управл ющий вход регистра команды 187 соединены с первым.управл ющим входом 48. Входы данных первого счетчика 185, второго счетчика 186, регистра команд 187, первого регистра 188 и первый вход данных первого коммутатора соединены с первым входом данных 53. Входы синхронизации первого счетчика 185, второго счетчика 186, сдвигового регистра 193 соединены с выходом элемента И 192 первый вход которого соединен с вхо-г дом синхронизации процессора 43. Выходы данных первого и второго счетчиков 185 и 186 соединены с вторым выходом данных 62. Вторые управл ющие входы первого и второго счетчиков 185 и 186 соединены соответственно с первым и вторыми управл ющими выходами дешифратора 189, первый управл ющий вход которого соединен с вто{1ым управл ющим входом 60. Управл ющие выходы первого и второго счетчиков 185 и 186 подключены соответств енно к второму и третьему управл ющим входам дешифратора 189, первый вход данных которого подключен к выходу данных регистра команды 187. Выход данных первого регистра 188 соединен с первым входом данных первого суммато-. ра 194, второй вход данных которого соединен с выходом данных второго регистра 191 и первым входом данных сдвигового регистра 193, первый выход данных которого соединен с входом данных второго коммутатора 196, выход данных которого соединен с первым выходом данных 63. Третий уп- . равл ющий выход дешифратора 189 подключен к управл ющему входу первого коммутатора 190, выход данных которого подключен к второму входу данных сдвигового регистра 193, второй выход данных которого подключен к входу данных третьего регистра 195, выход данных которого подключен к входу данных второго сумматора 198, выход которого подключен к входу Данных триггера 197 и входу данных четвертого регис.тра 199, выход данных которого подключен к третьему выходу данных 59. Четвертый управл ющий выход дешифратора 189 соединен с управл ющим входом второго регистра 191, вход данных которого соединен с первым выходом данных первого сумматора 194, второй выход данньк которого соединен с третьим входом данных сдвигового регистра 193, третий выход которого соеди- нен с вторым входом данных первого коммутатора 190.-П тый управл ющий выход дешифратора 189 подключен к управл ющему входу первого сумматора 194, третий вход данных которого подключен .к четвертому выходу данных сдвигового регистра 193, четвертый вход которого подключен к второму входу данных 64. Шестой управл ющий выход и второй вход данных дешифратора 189 подключены соответственно к управл ющему входу к п тому выходу данных сдвигового регистра 192. Седьмой, восьмойд дев тый и дес тьй управл ющие выходы деш-гфратора 189 соединены соответственно с управл ющим входом второго коммутатора 196, управл ющим выходом 61, вторым входом элемента И 192 и управл ющим входом триггера 197, выход которого соединен с входом переноса второго сумматора 198.

Блок 15 (фиг. 9) содержит регистр управлени  200, первый регистр исходных длин 201, регистр исходных адресов 202, первый дешифратор 203, коммутатор длин 204, третий дешифратор 205, счетчик адреса операнда 206,, второй регистр исходных длин 207,, сумматор 208, второй дешифратор 209. Входы данньгк регистра управлени  200, первого регистра исходных длин 201 и счетчика адреса операнда 206 соединены с входом данных 53. Выход данных регистра управлени  соединен с входом данных первого дешифратора 203, первый управл ющий выход которого соединен с управл ющим входом третьего це- шифратора 205, управл ющий выход которого соединен с выходом управлени  адресом местной пам ти 55. Выход данных первого регистра исходных,длин 201 подключен к первому входу данных коммутатора длин 204, второй вход

0

5

0

5

0

5

0

S

O

5

данных которого подключен к. выходу данных сумматора 208, первый вход дан; ных которого подключен к выходу данных второго регистра исходных длин 207 и первому входу данных второго деш1фратора 209, второй вход данных которого подключен к входу данных третьего дешифратора 205 и выходу данных регистра исходных адресов 202, вход данных которого подключен к адресному входу 49. Второй управл ющий выход первого дешифратора 203 соединен с управл ющим входом коммутатора длин 204, выход данных которого- соединен с входом данных второго регистра исходных длин 204. Третий и четвертый управл ющий выходы первого дешифратора 203 соединены соответственно с первым и вторым управл ющими входами второго коммутатора 209, выход данных которого соединен.с вторым входом данных сумматора 208. П тый управл ющий выход и первый управл ющий вход дешифратора 203 соединены соответственно с вторым управл ющим выходом 56 и первым управл ющим выходом второго дешифратора 209, второй управл ющий выход которого -соединен с первым управл ющим выходом 57. Второй управл ющий вход и шестой управл ющий выход первого дешифратора 203 соединен соответственно с управл ющим 58 и управл ющим входом счетчика адреса операнда 205, выход данных которого соединен с адресным выходом 54.

Блок 16 (фиг. 10) содержит регистр адреса 210, регистр данных 211, регистр управлени  212, триггер 213. Вход данных регистра адреса 210 соединен с адресным входом 28. Выход данных регистра адреса 210 соединен с адресным выходом 93. Вход управлени  занесением подключен к первому управл ющему выходу регистра управлени  212, первый вход данных которого соединен с первым входом данных 53 и первым входом данных регистра данных 211, первый выход данных которого соединен с первым выходом данных 96. Вторые вход и выход, данньк регистра данных 21 1 сс1единены с вторым входом данных 29 и третьим выходом данньгк 31. Первый и второй выходы, данных регистра управлени  212 соединены с вторым выходом данных 94 и выходом масок 95 соответственно. Второй вход и третий выход данных соеди-;

йены с третьим уходом данных 30 и с четвертым выходом данных 32 соответственно . Второй и третий управл ющие выходы регистра управлени  соединены соответственно с первым управл ющим выходом 34 и установочным входом три гера 213, выход которого соединен с вторым управл ющим выходом 33. Сбросовый вход триггера 213 соединен с управл ющим входом 35.

Блок 17 -(фиг. 11) содержит три регистра 214-216, четыре группы элементов И 217-220, элемент ИЛИ 221 группу элементов ИЛИ 222. Вход данных блока 53 соединен с первыми входами группы элементов И 217, регистра 214 регистра 216. Управл ющий вход блока 37 подключен к управл ющему входу устройства 37 и к второму входу регистра 214. Управл ющий вход блока 38 соединен с вторыми входами элемента ИЛИ 221 и регистра 216. Управл ющий вход блока 91 подключен к второму входу группы элементов И 217, к второму входу группы элементов И 218 и. к первому входу элемента ИЛИ 221 . Управл ющий вход блока 36 соединен с вторыми входами групп элементов И 219 и 220., выходы которых соединены с выходом данных блока 92. Выход регистра 214 подключен к первому входу группы элементов И 218, выход -которой соединен с вторым входом группы элементов ИЛИ 222, первый вход и выход которой соединен с выходом группы элементов И 217 и с первым входом регистра 215 соответственно, Второй вход и выход регистра 215 подключены к выходу группового элемента ИЛИ 22 2 и к первому входу группы элементов И 219 соответственно. Выход регистра 216 соединен с первым входом группы элементов И 220.

Блок триггеров анализа конпа страницы 18 (фиг. 12) содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 222, три триггера 224-226, два элемента И 227 и 228. Вход данных блока 89 соединен с установочным входом триггера 224 и с первым входом элемента ИСКЛЮЧАЮиЩЕ ИЛИ 223. Пр мой выход триггера 224 соединен с вторым входом элемента ИСКЛЮ- ЧАЮШ.ЕЕ ИЛИ ,223, выход которого подключен к установочному триггеру 225, пр мой выход которого соединен с первым входом элемента И 227, выход которого подключен к установочному входу триггера 226, выход которого соедиo

5

0

5

0

5

0

5

0

5

нен с управл ющим выходом блока 90. Управл юш 1й, вход блока 79 соединен с первым входом элемента И 228, выход которого подключен к сбросовым входам триггеров 224 и 225. Синхровход от процессора 43 подключен к вторым синхровходам триггеров 224 и 225, к сбросовому входу триггера 226, к третьему входу элемента И 227, к второму входу элемента И 228. Синхровход от канала 42 соединен с вторым входом элемента 227.

Блок 19 (фиг. 13) содержит п ть элементов И 229-233, три триггера 234-236, элемент ИЛИ 237. Управл ю- щий вход блока 38 соединен с управл ющим входом устройства 38 и с первым входом элемента ИЛИ 237. УправлЯю- вход блока 37 подключен к установочному входу триггера 234. Управл ющий вход блока 40 соединен с первыми входами элементов И 232 и 233. Управл ющий вход блока 41 подключен к второму входу элемента И 232. Управл ющий вход- блока 90 соединен с третьим входом элемента И 232, выход которого подключен к сбросовому вхо- ду триггера 236, установочный вход и инверсньш выход которого соединены с выходом элемента ИЛИ 237 и с первым входом элемента И. 230 соответственно. Синхровход блока 43 подключен к первому входу элемента И 229, тс третьему входу элемента И 230, к синхровхо- ду триггера 235, к первому входу элемента И 231. Пр мой и инверсный выходы триггера 234 соединены с втор.ым входом элемента И. 230, с вторым входом элемента И 233 соответственно, Выход элемента И 230 подключен к ус- тановочному входу триггера 235, пр мой выход которого соединен с управл ющим выходом блока 91 и со вторыми входами элементов И 229 и 231, а ин- версньй выход которого соединен с управл ющим выходом блока 91. Выход элемента И 231 соединен с вторым . входом элемента ИЛИ 237. Выход элемента И 233 подключен к управл ющему выходу блока 39.

Блок 20 (фиг. 14) содержит коммутатор 238, матрицу пам ти 239, регистр 240, дешифратор 241, счетчик 242.

Первый, второй и третий входы данных коммутатора 238 соединены соответственно с первым, вторым, четвертым входами данных 45, 46 и 72

соответственно. Выход данных коммутатора соединен с входом данных матрицы пам ти 239, управл ющий вход которой со.единен с первым управл ющим выходом дешифратора 241, второй управл ющий выход которого соединен с управл ющим входом коммутатора 238 Адресный вход матрицы пам ти 239 соединен с выходом данных .счетчика 24 2 управл ющий вход которого соединен с третьим .управл ющим выходом дешифратора 2415 вход данньк которого соединен с выходом данных регистра 2405 вход данных которого соединен с третьим входом данных 53, Выход данных матрицы пам ти 239 соединен с выходом данных 51. Управл ющий вход дешифратора 241 соединен с уп- равл ющим входом 100,

Блок 1 предназначен дл  накоплени  в буферных регистрах 101, 102 Я 103 предварительно выбранных из .основной, пам ти команд, формировани  адресов местной пам ти дл  адресации регистров общего назначени , содержащих базу и индекс, с помощью регистра непосредственного байта 109 и коммутатора адреса местной пам ти 110, хранени  кода операции в регистре кода операции 106 и его частичной дешифрации с помощью дешифратора 108 хранени  адресов операндов в регистре адресов операндов 104, а также дл хранени  и модификации адреса команды в счетчике адреса команды 105,Коммутатор адресов 107 предназначен дл  выдачи из блока выборки команд адреса обращени  к основной пам ти дл  чтени  команды или операндов„

Блок 4 предназначен дл  хранени  регистров орщего назначени , регистров с плавающей точкой;, рабочих регистров , используемых при вьшолнении операций в процессоре.

Блок б предназначен дл  приема из управл ющей пам ти или кз оперативной пам ти микропрограмм микрокоманд в регистр микрокоманд 111, дешифраций микрокоманды с помощью дешифратора 112 и формировани  адреса следующей микрокоманды с помощью коммутатора адреса микрокоманды 113.

Блок 7 предназначен дл  осуществлени  св зи центральной обрабатывающей части процессора с блоком 8,

Блок 8 предназкачен дд1Я хранени  программ и данных„

0

15

20

5

0

5

Q

5

0

5

Блок 9 предназначен дл  хранени  основного комплекса микропрограмм.

Блок 10 предназначен дл  хранени  микропрограмм, оперативно замен емых в процессе работы процессора, и логически имеет сегментно страничную структуру.

Арифметико-логический блок 11 (фиг. 5) предназначен дл  обработки двоично-дес тичной информации.

Блок 12 предназначен дл  преобразовани  виртуального (логического) адреса основной пам ти в реальный в режиме работы с виртуальной.пам тью.

Блок 13 (фиг, 7) предна;значен дл  преобразовани  логического адреса микрокоманды в реальный.

Блок 14 (фиг, 8) предназначен дл  ускорени  логических и арифметических команд, использующих сдвиги при обработке данных.

Блок 15 (фиг. 9) предназначен дл  управлени  выполнением команд дес тичной арифметики.

Блок 17 (фиг. 1) предназначен дл  хранени  двадцатичетырехразр дного текущего адреса страницы и шестнадцатиразр дного начального адреса следующей страницы.

Блок 18 (фиг. 12) предназначен дл  определени  конца обмена данными между каналами ввода-вывода и основной пам тью по текущему адресу страницы.

Блок 19 (фиг. 13) предназначен дл  формировани  запроса на косвенную адресацию, следствием которого  вл етс  блок 17 начального адреса следующей страницы.

Блок 20 предназначен дл  накоплени  трассы адресов микрокоманд.

Блок содержит матрицу буферной пам ти 118, в которой накапливаетс  наиболее  асто используема  информаци  из основной пам ти. При наличии информацииJ соответствующей адресу, поступающему в регистр адреса 114, в матрице буферной пам ти информации в регистр выходных данных 214 поступает из матрицы буферной пам ти 118 через группы элементов И 120 и элементов ИЛИ 123, Наличие информации в матрице буферной пам ти 118 определ етс  путем сравнени  данных, счи- тайных из матрицы пам ти индексов 117 по адресу, поступающему из регистра адреса 114 с частью содержимого .этого же регистра адреса 113, рассматриваемой как индекс блока данных,

с помощью группы.элементов сравнени  119. Если соответствующа  информаци  в матрице буферной пам т и 118 отсутствует , т.е. сравнени - не произошло, то отсутствие сигнала сравнени  с помощью элемента НЕ 121 и группы элементов И 122 обеспечивает поступление в регистр выходных данных 124 информации из регистра входнь1х данны 116, куда информаци  принимаетс  из основной пам ти 8. При записи информции в основную пам ть 8 данные из регистра входных данных 116 передаютс  в основную пам ть по шине 86 и в матрицу буферной пам ти 118. Запись в матрицу буферной пам ти 118 производитс  при наличии разрешающего сигнала из группы элементов сравнени  119 в случае положительного результата сравнени , т.е. если информаци , соответствующа  адресу записи, находитс  в матрице буферной пам ти.

Запись данных производитс  по мае ке, котора  из регистра маски 115 передаетс  в основную пам ть 8 по шине 85 и в матрицу буферной пам ти 118. Адрес в основную пам ть передаетс  по шине 87 из регистра адреса 114.

Арифметико-логический блок 11 (фиг. 5) работает следующим образом. В первый и второй регистры 125 и 126 принимаютс  первый и второй операнды по шинам 67 и 99 соответствен- но. Их разр дность четыре байта. Из первого регистра 125 все четыре байта поступают на четыре йайтных мультиплексора 127-130, которые управл ютс  по шине 57, а выходы мультиплексоров поступают на первый вход узла арифметических и логических операций 125 и на шину 66. Из второго регистра 126 все четыре байта поступают на четыре.байтных мультиплексора 131 - 134 и шину,64. Выходы мультиплексоро поступают на второй вход узла арифметических и логических операций 135. Работа мультиплексоров управл етс  двадцатичетырехразр дной шиной 57 из блока управлени  данными переменной длины 15 по три разр да на каждый мультиплексор. Два разр да управл ют передачей соответствующего байта че

р.ез мультиплексор и один разр д бло кирует все передачи через него. Блр- кировка мультиплексоров используетс  только в дес тичных операци х.

5.

15

20

js 30

40

45

50

55

Узел арифметических и логических операций 135 выполн ет все двоично- дес тичные арифметические и логические операции, задаваемые кодом по шине 69, и ,за один цикл может обрабатывать четырехбайтные операции. По шине 74 задаетс  характер управлени  входами (два операнда, операнд и компонента , передача одного операнда со сдвигом на 4 и т.п.) и константа. Если микрокомандой задана обработка байтов информации, то через мультиплексор 127-130 передаетс  один и тот же байт первого операнда, указанный микрокомандой, а через мультиплексоры 131-134 один и тот же байт второго, операнда, что определ етс  кодами на шине 57. Одновременно код на шине 69 определ ет тип операции, а код на шине 74 блокирует межбайтные переносы узла арифметических и логических операций 135, т.е. арифметико-логический блок 11 работает на четыре одинаковых однобайтных блока. Если задана обработка полуслов, то арифметико-логический блок работает как два одинаковых двухбайтных блока.

Результат операции узла арифметических и логических операций выдаетс  на тридцатидвухразр дную шину 65.

В регистре состо ний 135 фиксируютс  состо ни  результата (нулевой результат , переполнение и т.п.) и сигналы об окончании р аботы блока управлени  данными 15 и блока ускорени  арифметических операций 14. Содержимое регистра состо ний 135 по шине 68 поступает в узел микропрограммного управлени  6 дл  формировани  адреса микрокоманды.

БЛОК 12 работает следующим образом. Блок содержит m регистров дл  хранени  логических адресов (на фиг. 6 дл  примера m 4) 145-148. Логический адрес основной пам ти, поступающий в блок по шине 49, сравниваетс  одновременно со всеми регистрами содержащими логические адреса на группах элементов сравнени  149-152. Каждому регистру,-содержащему логический адрес, соответствует регистр, содержащий реальный адрес (регистры 137- 140). Если в одной из групп элементов сравнени  произошло сравнение, то через соответствующую группу элементов И (группы 141-144), через группу элементов ИЛИ 153 на выход блока подаетс  реальный адрес, соответствуютций логическому, поданному на вход блока. Если сравнение не произошло ни в одной групле элементов сравнени , то с помощью элемента ИЛИ- НЕ. 154 в узел микропрограммного ул- равлени  лодаетс  сигнал об отсутствии в блоке лреобразовани  виртуальных адресов нужного логического адреса .

Блок 13 работает следующим образом . Логический адрес микрокоманды поступает в блок 13 по шине 72. Блок содержит п пар регистров (где п - число сегментов микропрограмм в оперативной пам ти микропрограмм 10), содержащих логические адреса сегментов и информацию о наличии страниц внутри сегмента, загруженного в оперативную пам ть- микропрограмм. На фиг. 7 показана структура блока динамической , переадресации микрокоманд дл  п 4. Кажда  пара регистров однозначно соответствует адресной области сегмента в оперативной пам ти микропрограмм. Регистры 157-160 содержат логические адреса сегментов, а регистры 165-168 содержат каждый информацию о наличии страниц в соответствующем сегменте. Число разр дов этих регистров соответствует числу страниц в сегменте. Единичное состо ние любого разр да обозначает наличие соответствующей страницы в оперативной пам ти микропрограмм Ю. Логический адрес микрокоманды (его часть, определ юща  адрес сегмента) сравниваетс  с помощью групп элементов сравнени  161-164 сравниваетс  с содержимым регистров 157-160 При положительном результате сравнени  логического.адреса с содержимым одного из регистров 157-160 разрешающий сигнал из соответствующей группы элементов сравнени  поступает на вход одного из элементов И 173-176, На второй вход одного из этих элементов И поступает результат сравнени  из соответствующей группы элементов сравнени  169-172. Эти группы элементов сравнени  сравнивают дешифрированную с помощью второго дешифратора 182 часть логического адреса , определ ющую номер старницы в сегменте, с содержимым регистров 163 168. Если на выходах элементов И 173 176 отсутствуют сигналы, то с помощь элемента ИЛИ-НЕ 178 формируетс  сигнал в узел микpoпpoгpaм нoгo управле0

S

0

5

0

5

0

5

0

5

ни , который свидетельствует, что микрокоманда , соответствующа  логическому адресу, поступившему на вход блока , отсутствует в оперативной пам ти микропрограмм. Выходы групп элементов сравнени  161-164 поступают на шифра- тор 177, которьй на выходе формирует реальный адрес сегмента. Этот адрес поступает в дес тый регистр 181,  вл ющийс  регистром реального адреса, через первую группу элементов И при наличии разрешающего сигнала с пр мого выхода триггера 183. Этот триггер устанавливаетс  по шине 50 по сигналу из узла микропрограммного управлени  6 при необходимости переадресации . Сброс этого триггера производитс  через элемент ИЛИ 184 либо из узла микропрограммного управл ени , либо при по влении сигнала на выходе элемента ИЛИ-НЕ 178, При нулевом состо нии триггера 183 в дес тый регистр 181 через вторую группу элементов И 180 принимаетс  логический адрес сегмента. Часть логического адреса , определ юща  адрес микрокоманды внутри сегмента, передаетс  в дес тый регистр 181 непосредственно.с шины 72. Дл  записи новой информации в регистры 157-160,  165-169 через шину 53 устанавливаетс  адрес соответствую - шей пары регистров в первом регистре 155. С помощью дешифратора 156 вырабатываетс  один из разрешающих сигналов и поступает на разрешающий входы соответствующей пары регистров. Данные дл  записи поступают по шине 53.

Блок 14 работает следующим образом, Основу блока составл ет сдвиговый регистр 193, собранный на микросхемах четырехразр дных универсальных регистров , сдвигаюш 1х за один синхроимпульс только на один разр д вправо или влево. Использование первого коммутатора 190 и второго коммутатора 196 позволило использовать сдвиговый регистр 1.93 дл  организации сдвигов на 1,4 и 8. Направление сдвигов задаетс  дешифратором 189, При сдвигах на 1 информаци  заноситс  с шины 53 в сдвиговый регистр 193 через коммутатор 190, упраап емый дешифратором 189 в нормальном пор дке, как пок азано на фиг. 15. При сдвигах на 8 сдвиговый регистр 193 разбиваетс  на 8 восьмиразр дных регистров, переносы меаду которыми блокируютс  дешифратором 189. Информаци  с шины 53 че

рез коммутатор 190 поступает на сдвиговый регистр 193 в последовательности , показанной на фиг. 15, где цифрами показаны разр ды игины 53, поступающие в последовательные, разр ды сдвигового регистра 193. Таким образом совокупность кр айних выходов восьмибитных регистров будет определ ть последовательные байты обрабатываемой информации. При поступлении синхроимпульса на восьмибитные регисры из них будут вьщвигатьс  последовательные восемь разр дов. Дл  организации сдвигов на 4 сдвиговый регистр 193 разбиваетс  на четыре шестнадцатиразр дных регистра, пер.еносы между которыми блокируютс  дешифратором 189 .Информаци  с шины 53 через комутатор 190 записываетс  в сдвиговый регистр 193, в последовательности, показанной на фиг. 15. Аналогично описанному при поступлении синхроимпульса на шестнадцатиразр дные регистры, в совокупности крайних выходов пос- ледних вьщвигаютс  четыре последовательных бита. Второй коммутатор 196 под управлением дешифратора .189 выдает выходы сдвигового регистра 193 на шину.результата 63 в пр мой последовательности дл  сдвигов на.1 и 8, либо преобразу  из последовательности дл  сдвигов на 4 в пр мую. Следовательно , на шине результата 63 всегда пр ма , последовательность информации . При выполнении команд сдвига количество необходимых сдвигов комбинируетс  из .сдвигов на 8 и сдвигов на 1. Команды сдвигов начинаютс  аппаратным занесением кода операции в регистр команд 187, количе.ства сдвигов на 8 во второй счетчик и количества сдвигов на 1 в первый счетчик по шинам 48 и 53. Дешифратор 189 по занесенной информации определ ет направление сдвигов и характер работы первого 190 и второго 196 коммутаторов . Если второй счетчик 186 не равен О, то определ етс  занесение в сдвиговый регистр 193 дл  сдвигов на 8, в противном случае дл  сдвигов на 1. После занесени  в сдвиговый регистр информации, что определ етс  кодом, полученным по шине 60, дешифратором 189 разрешаетс  прохождение синхроимпульсов с шины 43 через эле- мент И 192, которые поступают на сдвиговый регистр 189 и второй счетчик 186. Информаци  по синхроимпуль

15

- 25

30

0

5

0

сам в сдвиговом регистре 193. начинает сдвигатьс  на восемь разр дов с одновременным вычитанием 1 из второго счетчика 186. При обнулении второго счетчика 186 сери  синхроимпульсов прекращаетс , а информаци  из сдвигй- вого регистра 193 через первый коммутатор 190 перезаписываетс  обратно в сдвиго.вый регистр 193 из последовательности дл  сдвигов на 8 в пр мую последовательность, при этом разблокируютс  все переносы. Следующим этапом снова разрешаетс  выдача синхроимпульсов через элемент И 192, по которым в сдвиговом регистре 193 организуютс  сдвиги на 1 с одновременным вычитанием 1 из первого счетчика 185, Этот процесс продолжаетс  до обнулени  первого счетчика 185. После обнулени  первого счетчика 185 и второго счетчика 186 дешифратор 189 вьща- ет на шину 61 сигнал об окончаний сдвигов дл  сообщени  об этом событии микропрограмме. Операции выравнивани  и нормализации начинаютс  с занесени  53 соответствующего кода в регистр команд 187 и О дл  нормализации и константы количества сдвигов дл  выравнивани  во второй счетчик 186. По коду из регистра команд дешифратор 189 настраивает первый коммутатор 190, второй коммутатор 196 и сдвиговый регистр 193 на сдвиги на 4 влево дл  нормализации и вправо дл  выравнивани . При занесении информации в сдвиговый регистр 193, что определ етс  КОД.ОМ на шине 60, дешифратор 189 разрешает прохождение синхроимпульсов с шины 43 на сдвиговый регистр t93 и второй счетчик 186, который увеличиваетс  на 1 при нормализации или уменьшаетс  на 1 при каждом сдвиге. Процесс заканчиваетс  при обнулении счетчика 186 при выравнивании или при по влении ненулевой старшей цифры в сдвиговом регистре 193 при нормализации, посла чего дешифратор 189 выдает на шину 61 сигнал об окончании операции. Константа, по:7учен- на  во втором счетчике 186 при нормализации по шине 62, считываетс  дл  увеличени  характеристики нормализуемого числа. Выполнение команд умноже НИН начинаетс  с занесени  в регистр команд 187 кода операции, а во второй счетчик 186 - числа цифр множител  с шины 53, после чего дешифратором 189 первый коммутатор 190, сдвиговый

регистр 193 и второй коммутатор 196 настраиваютс  на сдвиги на 4 вправо. Операции двоичного умножени  выполн ютс - циклами, за каждый из которых обрабатываетс  одна шестнадцат.ерична  цифра множител . Дл  этого в местной пам ти 4 формируютс  кратные множимого 1, 2 и 4. Обрабатывать двухкратные и четырехкратные значени  множк - мого двоичных операндов фиксированной длины разр дна  сетка арифметико-логического блока 11 не позвол ет, поэтому младша  цифра множител  обраба- тьгоаетс  отдельно в блоке ускорени  арифметических операций 14. Дл  этого младша  шестнадцатерична  цифра множимого по шине 53 заноситс  в первый регистр 188. Множимое в местной пам ти 4 сдвигаетс  на четыре разр да вправо, после чего формируютс  соответствующие кратные. В разр ды 32-63 сдвигового регистра заноситс  множитель по шине 53 через первый коммутатор 190, который сдвигаетс  микрокомандой по коду на шине 60 на четыре разр да. Одновременно вьздви- нутые разр ды 60-63 попадают в третий регистр 195, откуда через второй сумматор 198, который складывает вьщвинутую цифру со значением триггера 197 (в исходном состо нии триггер 197 в нуле), и результат запоминаетс  в четвертом регистре 199, значение которого по шине 59 выдаетс  дл  анализа микропрограммой. Триггер 197 устанавливаетс  в единицу, если выдвинута  цифра больше или равна 8, дл  увеличени  следующей выдвигаемой цифры на 1, или в ноль в противоположном случае. Цикл начинаетс  с анализа цифры в четвертом регистре 199. По анализу цифры в четвертом регистре 199 к частичному произведению прибавл ютс  (или вычитаютс ,f- если цифра больше 8) необходимые кратные, одновременно по кодам на шине 60 в каждой микрокоманде сложени  (вычитани ) байт, старшей тетрадой которого  вл етс  второй регистр 191, а младший - биты 0-3 сдвигового регистра 193, через первый сумматор складываетс  (вычитаетс ) соответствующим значением кратного, задаваемого дешифратора 189 согласно коду на шине 60. Результат каждого сложени  (вычитани ) возвращаетс  во второй регистр 191 и биты 0-3 сдвигового регистра 193, Цикл заканчиваете

микрокомандой сдвига, по которой частичное произведение в местной пам ти сдвигаетс  на четыре разр да вправо, одновременно выдвинута  младша  цифра частичного произведени  из арифметико-логического блока 11 по шине 64 выдвигаетс  в разр ды 32-35 сдвигового регистра 193, а вьщвигаема 

Q при этом цифра множител  поступает через третий регистр 195, второй сумматор 198 в четвертый регистр 199, как бьшо описано вьппе. Вместе с этим сдвигаютс  и 0-31 разр ды сдвигового

регистра 192. При этом значение второго регистра 191 выдвигаетс  в разр ды 0-3 сдвигового регистра 193, а второй регистр 191 подготавливаетс  к следующему циклу. По окончании

Q цикла из второго счетчика 186 вычитаетс  1. Циклы повтор ютс  до обнулени  второго счетчика 186, о чем дешифратор сообщает выдачей сигнала на шину 61. Обработав все цифры мно5 жимого, микропрограмма складывает в арифметико-логическом блоке 11 разр ды 0-31 и 32-63, а получившуюс  младшую часть произведени  помещает в местную пам ть 4. Старша  часть произведени  также находитс  в местной пам ти 4, где обрабатывались частичные произведени . В командах умножени  чисел с плавающей зап той и умножении дес тичных чисел первый регистр 188, второй, регистр 191 и первый сумматор 194 в операции не участвуют. Подготовка к циклам производитс  аналогично подготовке умножени  чисел с фиксированной зап той. Исключение составл ет блокировка работы триггера 197 при умножении дес тичных данньк. В цикле при сложении .(вычитании) кратных значений множимого с частичным произведением в блоке ускорени .арифметических операций никаких действий не производитс . По микрокоманде .сдвига по шине 64 в разр ды 0-3 сдвигового регистра 193 выдвигаютс  четыре младших разр да, полученного в цикле частичного произведени , котора   вл етс  очередной цифрой полного произведени . Таким образом при обнулении второго счетчика 166 в сдвиговом регистре 193 оказываетс  младша  половина произ

ведени , В командах двоичного делени  в регистр команд 187 на шине 53 заноситс  код делени , по которому первый ко№ утатор 190, сдвиговый ре0

5

0

гистр 193 и .второй коммутатор 196 настраиваютс  на сдвиги на 1 влево. В этом случае блок ускорени  арифметических операций 14 используетс  дл  сдвига частичного остатка, заносимого в сдвиговый регистр 193 на 1 . влево непосредственно в той же микрокоманде занесени , В команде дес тичного делени  в регистр команд 187.заноситс  код дес тичного делени , а во второй счетчик 186 - количество цифр частного. Дешифратор 189 настраивает первый коммутатор 190, сдвиговый регистр 193 и вторлй коммутатор 196 на сдвиги на 4 влево. Деление осуществл етс  .попеременными циклами сложени  и вычитани , в каждом из которых определ ет очередную цифру частного. Количество сложений или вычитаний в цикле фиксируетс  в первом счетчике 185, откуда получивша с  цифра частного по шине 62 считываетс  в местную пам ть 4. По окончании цикла, которое определ етс  по коду на шине 60 дешифратором 189, из значени  второго счетчика 186 вычитаетс  1 , Следуюш 1й цикл начинаетс  занесением частичного остатка в сдвиговый регистр 193 с одновременным (в той же микрокоманде) сдвигом его на 4 разр да влево и обнулением первого счетчика 185. Операци  заканчиваетс  при обнулении второго счет чика 186 с вьщачей сигнала на шину 61. На элемент И по шине 43 поступают синхроимпульсы СИ1, СИЗ, СИ5.

Блок 15 работает следующим образо В регистр управлени  200 заноситс  код выполн емой операции, в первый регистр исходных длин 201 занос тс  длины операндов, а в счетчик адреса операнда 206 адреса местной пам ти 4 отведенные дл  размещени  первого и второго операндов. Значение исходных длин операндов через коммутатор 204 под управлением первого дешифратора 203 занос тс  во второй регистр исходных длин 207. При считывании операндов из пам ти в регистр исходного адреса 202 записываютс  два младших бита адреса соответствующего операнда , определ ющих положение первого байта о перанда в слове. В первой микрокоманде считывани  из основной памти производ тс  следующие действи : считываетс  операнд и записываетс , в соответствии с адресом, наход щимс  в счетчике адреса операнда 206,

0

5

0

5

0

5

0

5

0

5

помещаемым через шнну 54 в регистр адреса местной пам ти 2, в местную пам ть 4. В этой же микрокоманде адрес в счетчике адреса операнда 206 увеличиваетс  на 1, что соответствует продвижению к следующему слову местной пам ти 4. В сумматоре 208 из., значени  длины операнда, наход щегос  во втором регистре исходных длин, вычитаетс  количество обработанных байт, определенных вторым дешифратором 209, и результат через коммутатор длин 204 записываетс  во второй регистр исходных длин 207. На фиг. 16 (а) показано размещение семи- байтного операнда в основной пам ти с двум  младшими битами адреса 10. На фиг. 16 (б) показан результат выполнени  первого считывани  в местной пам ти 4. Последующие статывани  выполн ютс  аналогично, но в работу включаетс  третий дещифратор 205, который через четьфехразр дную птину 55 и группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 27 могут инвертировать значение младшего бита адреса слова местной пам ти 4 в каждом байте отдельно . Второе считывание производитс  аналогично пер-, вому, но будет инвертирован младший адрес третьего байта местной пам ти, и третий байт операнда будет записан в слово О местной пам ти 4, тогда как байт О, 1 и 2 будут записаны в слово 1 (фиг. 16(в). Таким же образом считан второй операнд. Из фиг. 16(в) видно, что операнды в местной пам ти упор дочены в границах слова, но пор док байт не последовательный . Окончание считывани  определ етс  по нулевому значению длины операнда во втором регистре исходной длины 207 вторым дешифратором 209, по сигналу которого первый дешифратор 203 выдает сигнал на шину 56 дл  анализа окончани  считывани  микропрограммной , и приводит счетчик длины в исходное состо ние. выполн ютс  микрокоманды арифметики. В микрокоманде арифметики на первый и второй регистры 125 и 126 поступают младшие слова первого и второго операндов, записанных в местную пам ть 4, и через мультиплексоры 127- 130 и 131-134, поступают на входы узла арифметических и логических операций 135. Второй дешифратор 209 по двадцатичетьфехразр дной шине 57 управл ет передачей бай.тов от первого

и второго регистров 125 и 126 через группы мультиплексоров 127-130 и 131-134. Обе группы работают одинаково , поэтому рассмотрим прохождение информации на примере, показанном на фиг. 16(в). В первой микрокоманде арифметически на первый регистр 125 считываетс  слово О местной пам ти 4 с пор дком байт 4, 5, 6, 3, а под управлением шины 57 этот пор док мен етс  на 3, 4, 5, 6. При второй микрокоманде арифметики на первый регистр 125 считываетс  слово 1. из местной пам ти 4 с пор дком байт О,, 1, 2, X, где X - байт, не принадлежащий операнду. Под управлением шины 57 на входы узла арифметических и логических операцир 135, операнд поступит в пор йке X, О, 1,2, причем передача байта X через первый мультиплексор 127 будет заблокирована . В нулевой байт узла арифметических и логических операций 135 вместо байта X поступает ноль, т.е. неполное слово дополн етс  слева нул ми. Во всех этих операци х происходит модификаци  второго регистра исходных длин .207 и. при его обнулении по шине 56 выдаетс  признак окончани  арифметических операций. Результат арифметических операций расположен в местной пам ти 4, как показано на .фиг. 16(г), где 0,1,2,3,4,5 и 6 - последовательные байты операнда, а X - байт, не принадлежащий результату Результат должен быть записан -в основную пам ть 8 согласно фиг. 1б(а). В первой микрокоманде записи в первый регистр 125 из местной пам ти 4 будет считано слово О (3,4,5 и 6 байты) код, поступающий по шине 57 из второго дешифратора, разрешит передачу через первый, второй, третий и четвер тый дешифраторы 127-130 на шину 66 в пор дке 4, 5, 6, 3, причем код блокировки указанных мультиплексоров будет 1110, т.е. передача через четвертый мультиплексор 130 заблокирована. Этот же код поступает в основную пам ть в качестве маски заггиси, по которой третий байт записываемого слова в основной пам ти изменен не будет, а запишутс  только байты 0,1 ,,2 - байты 4,5,6 результата. При выполнении второй микрокоманды записи в первый регистр 125 считываетс  первое слово местной пам ти, фиг. 16(г), причем третьим дешифратором 205 через ши0

5

0

5

0

5

0

5

ну 55 и элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 27 проинвертируетс  младший бит адреса нулевого байта (байт О будет считан из О слова)5 в последовательности 3, О, Т и 2 байтов. Код на шине 57 разрешит выдачу на шину 66 через первый, второй, третий и четвертый мультиплексоры 127-130 в последовательности 0,1,2,3, код блокировки будет 1111, обеспечит работу всех четырех мультиплексоров и,  вл  сь одновременно маской записи, запись полного слова. При арифметических операци х и записи результата продвижени  по адресам местной пам ти 4 определение конца операции и вьщача сообщени  об окончании аналогична описанной в операци х считывани . В каждой микрокоманде считывани  и записи на второй регистр 126 из блока выборки команд 1 поступает адрес операнда в основной пам ти 8,который по шине 64 поступает в регистр адреса 1 14 блока св зи с Пам тью 7, а через п тый, шестой, седьмой и восьмой мультиплексоры 131-134, которые кодом на шине 57 обеспечивают нормальную передачу байтов, - на вход узла арифметических и логических операций 135. В узле арифметических и логических операций-135 под управлением шин 69 и 74 производитс   уменьше- .ниа адреса на 4 и последующа  запись модифицированного адреса на прежнее место. Блок регистров св зи с дополнительными средствами 16 (фиг. 10) предназначен дл  подключени  к процессору специализированных устройств, позвол ющих повысить его производительность дл  определенных классов задач. Блок св зи с дополнительными средствами работает следуюш 1м образом: в восьмибайтный регистр данных 211 по шине 53 заноситс  информаци , требующа  обработку. В регистр управлени  212 по шине 53 заноситс  управл юща  информаци , представл юща  команду, поступающую по шине 32 в специализированное устройство t согласно указанной команде специализированное устройство забирает по шине 31 операнды из регистра данных 211 и по шине 29 заносит обратно результат обработки, сопровожда  его управл ющей информацией, заносимой в регистр управлени  212 по шине 30. Управл юща  информаци  поступает по шине 94 в арифметико-логический блок 11 дл  анализа, по результатам которого определ етс  окончание, и результат обработки по шине 96 забираетс  в процессор. При необходимости обеспечени  пр мого доступа к основной пам ти специализированное устройство заносит в управл ющий регистр 212 по шине 30 маски записи в основ- ную пам ть и код, обеспечивагош 1й прием по шине 28 адреса необходимой области пам ти в регистр адреса 210, который по шине 93 поступает в блок св зи с пам тью 7, режим работы с пам тью (Запись / Чтение) по шине 34, поступающей в канал, и установку триггера 213, который по шине 33 выдает в каналы ввода-вывода запрос на обмен. Маска записи по шине 5 поступает в блок св зи с пам тью 7.,Обмен информацией между основной пам тью 8 и регистром данных 211 обеспечиваетс  оборудованием канала по шине 35, обеспечивающей сброс триггера 213, и управлением регистром данных 211 при окончании обмена.

Блок 17 работает следующим образом . Перед выполнением в каналах ввода-вывода начальной выборки устройства по сигналам записи,1 и записи 2, которые  вл ютс  результатом дешифрации-соответствутощих микрокоманд записи в каналах ввода-вывода и которые поступают из соответствующего канала ввода-вывода на 6 и 7 входы устройства, а по шинам 37 и 38 - в блок соответственно, сначала в регистр 215, а затем в регистр 214 по шинам 53 занос тс  первый и второй байты адреса. Причем первый и второй байты текущего адреса страницы занос тс  в регистр 215 через группы элементов -И 217 и ИЛИ 222, а в регистр 214, первый и второй байты начального адреса следующей страницы занос тс  непосредственно с шин 53. Третий байт текущего адреса страницы заноситс  в регистр 216 непосредственно с шин 53.

После конца передачи информационного массива по текущему адресу страницы , т.е. после передачи 2048 байт между каналами ввода-вывода и основной пам тью, по сигналу перезаписи, который вырабатьшаетс  в блоке запросов на косвенную адресацию, поступающем в блок по шине 91, информаци  из регистра 214 через группы элементор И 218 и ИЛИ 222 заноситс  в регистр 215. Нова  инд)ормаци  в регистре 215

0

5

0

5

0

5

5

0

5

и стара  информаци  в регистре 216 станов тс  текущим образом С П аницы, а начальный адрес следующей страницы по сигналу из канала, поступающему в блок по шине 37, заноситс  с шины 53 в регистр 214. Перезапись информации из регистра 214 в регистр 215 осуществл етс  до тех пор, пока не будут переданы между каналом ввода вывода и основной пам тью все страницы обменного массива. Чтение текущего адреса страницы выполн етс  по сир- налу чтени  из. канала, которьш поступает на 5 вход устройства, а в блок- по шине 36. Этот сигнал стробирует группы элементов И 2t8 и 219, через которые адрес, из регистра 214 поступает на шину 92.

Блок 18 работает следующем образом . Адрес конца страницы определ етс  путем анализа двенадцатого разр да текущего адреса страницы (байт два бит четыре), который поступает в блок по шине 89 каждый раз до модификации текущего адреса страницы и после модификации адреса страницы, в процессе выполнени  разделенного цикла, в течение которого происходит обмен единицей информации ме жду каналами ввода-вывода и основной пам тью.

Сигнал с шины 89 поступает на вход триггера 224 и- элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 223. Если двенадцатьй разр д после модификации текущего адреса страницы не изменилс , триггер 225 не будет установлен в единицу. Если изменение произойдет, триггер 225 установитс  в единицу и в разделенном цикле по синхроимпульсу, поступающему из канала по шине 42 и синх- роимпульсу от синхронизатора процессора через элемент И 227 будет взведен триггер 226, который по шине 90 выставит сигнал конца страницы .

Последовательность срабатьшани  триггеров 224-226 определ етс  последовательностью поступлени  синхроимпульсов по шине 43, и в частности, по синхроимпульсам СИ1, СИ5, СИ1 со- ,ответственно, которые вьфабатываютс  синхронизатором последовательно друг за другом без перекрыти , семь синхроимпульсов в каждом цикле процессора . Следовательно, если в триггер 224 информаци  будет занесена по СИ1 очередного цикла процессора, то в триггер 226 информаци  будет занесена по СИ1 следующего цикла процессора. Элемент И 227 стробируетс  синхроимпульсом СИ7. Элемент 228 - СИ1. На вход элемента И 228 по шине 79 из блока 6 поступает сигнал установки в исходно состо ние триггеров 224 и 225,

Последовательность поступлени  по шине 43 синхроимпульсов показана на фиг.17.

Блок 19 работает следующим образом . Перед выполнением в каналах ввода-вывода начальной выборки устройства , по сигналам записи 1 и записи 2, которые  вл ютс  результатом дешифрации соответствзлющих микрокоманд записи в каналах ввода-вывода, которые по ступают из соответствукще- го канала ввода-вывода на 6 и 7 входы устройства, а по пшнам 37 и 38 в блок соответственно, устанавливаютс  триггеры 234 и 236. Причем сначала через элемент ИЛИ 237 устанавливаетс  триггер 236, инверсный выход которого стробирует элемент И 236, поэтому после установки триггера 234 по сигналу записи 1, постутгающе- му в блок по шине 37, триггер 235 не-будет взведен до тех порs пока не сброситс  триггер 236, триггер 235 по шине 91 инверсным выходом управл ет записью информации с шииы 53 в регистр 215 блока хранени  адреса страницы 17 путем стробировани  труп пы элементов И 217, а пр мым выходом управл ет перезаписью информации из регистра 214 в регистр 215 путем стробировани  группы элементов И 218 и элемента ЮТИ 221 в блоке хранени  адреса страницы 17. После того, как на вход блока по шине 90 поступит сигнал конца страницы, этот сигнал через элемент И 232, который стробируетсй управл ющим сигналом в виде потенциала, поступак цего из канала ввода-вывода по шине 40, и управл ющим сигналом определенной длительности , поступаюещго из канала ввода- вывода по шине 41, сбросит триггер 236 и разрешит через элемент И 230 установку триггера 235 по сигнапу от ранее установленного триггера 234 вход триггера 235 по шине 91 разрешает перезапись информации из регистра 214 в регистр 215 блока хранени  адреса страницы 17, сбрасывает через элемент И 229 триггер 234 и устанавливает через элемент И 231 и элемент ИЛИ 237 триггер 236. После сброса триггера 234 этот триггер ин5

0

5

0

5

0

5

5

0

5

версным выходом разрешит через элемент И 233, стробируемый потенциалом, поступаюп{им из канала ввода-вывода по шине 40, выдачу в канал ввода-вывода сигнала запроса на косвенную адресацию. После сброса триггера 234 тригер 235 не будет сброшен, так как элемент И 230 будет запрещен инверсным выходом триггера 236. Триггер 235 будет сброшен в следующей микрокоманде по синхроимпульсу СИ1. После того, как по запросу на косвенную адресацию вьщанному в какал ввода,-вывода5 будет вьтолн тьс  занесение в блок хранени  адреса страницы 17 начального адреса следующей страницы, по сигналу записи 1, поступающему из канала ввода- вьшода в блок по шине 37, и становитс  триггер 234.

Стробирование элемента И 229, элемента И 230, триггера 235 и элемента И 231 выполн етс  по СИЗ, СИ1, СИ1 следующего цикла и СИЗ соответственно , поступающих в блок по шине 43.

С целью организации одновременной работы включенных в состав ЭВМ каналов ввода-вывода (в ЭВМ ЕС 1036 включены четыре блок-мультиплексных, канала ) , что позвол ет повысить быстродей ствие. процессора за счет более быстрой организации обмена массивами данных между основной пам тью и каналами ввода-вывода, блок хранени  адреса страницы 17 и блок 19 реализованы в процессоре дл  каждого канала ввода вывода отдельно. Блок 18  вл етс  общим блоком дл  всех каналов ввода- вывода. Информаци , считьгоаема  из блока 17 по шине 92, от каждого блока 17 поступает на вторую группу элементов ИЛИ 23 (фиг. 1).

Режим работы блока 20 задаетс  с помощью регистра 240, информаци  в который поступает по шине 53, и дешифратора 241, на вход которого подаетс  из регистра 240 информаци  о режиме работы и по шине 50 информаци  из узла микропрограммйого управлени  6, С выхода дешифратора 241 поступают управл ющие сигналы на .управл ющие входы коммутатора 238 дл  выбора нужной шины, поступающей на вход коммутатора , в матрицу пам ти 239 дл  стробировани  записи данных из, коммутатора 239 и на вход счетчика 242, адресуемого матрицу пам ти 239. При каждой записи в матрицу пам ти 239 счетчик 242 модифн1щруетс  на .

Процессор работает под управлением микропрограмм, хран щихс  в.блоке 9 или блоке 10. В микропрограммах используетс  несколько типов микрокоманд , показанных на фиг. 18. Первые четыре бита микрокоманды определ ют ее тип. На фиг. 10(а) показана структура микрокоманды ПЕРЕКЛЮЧЕНИЕ МОДУЛЯ. Эта микрокоманда обеспечивае переход на любую микрокоманду в управл ющей пам ти 9 или оперативной пам ти микропрограмм 10, заданную адресом в поле модули; ветвление по четьфем направлени м, определ емым пол ми Источник перехода и Услови перехода. После Источник перехода определ ет байт, а поле Условие перехода задает два бита из этого байта, по которым осуществл етс  ветвление на фиг. 18(6) показана структура микрокоманды Переход. Эта микрокоманда обеспечивает возможност устанавливать или сбрасывать биты, заданные константой в поле К, в байте , указанном в поле Источник перехода ; или осуществл ть переход к любой микрокоманде и ветвление по четьфем направлени м или шестнадцати направлени м что задаетс  полем Режим . На фиг. 18(в) показана структура микрокоманд Переход с возвратом и Возврат, которые различаютс  битом режим. Функци  микрокоманды Переход с возвратом состоит в запоминании информации в регистре, заданном полем Регистр возврата дл  последующего возврата на прерванную микропрограмму , осуществл емую микрокомандой Возврат, Обе микрокоманды могут осуществл ть ветвление по че- . тьфем направлени м, заданным полем Условие перехода. На фиг. 18(г) показана структура микрокоманды Пересылка . Микрокоманда Пересылка обеспечивает пересыпку слова или любых заданных байтов слова, что задаетс  четырехбитной маской из регистра , заданного полем Источник, в регистр, заданный полем Назначение и обеспечивает ветвление по четьфем направлени м, заданным полем перехода. На фиг, 18(д) показана микрокоманда Пам ть, котора  обеспечивает обмен данными между блоком 8, адрес которой находитс  в регистре, указанном полем Источник адреса, и регистром, указанным полем Регистр данных и ветвление по

0

5

0

5

0

5

0

5

0

5

четьфем направлени м, заданным полем Условие перехода. Характер обмена (слово, полуслово, байт) и его направление (запись или чтение) задаетс  кодами микрокоманды 4-7 и полем Режим, которым указываетс  также необходимость модификации адреса на 4 в используемом дл  адресации регистре . На фиг. 18(с) показана структура микрокоманды Арифметика. Код микрокоманды Арифметика 8-Г определ ет различные виды обработки: работа по словам, байтами, константами, заданными полем Второй операнд ; место записи результата операции (на место первого операнда, на место второго операнда, сохранение в узле арифметических и логических операций 135). Пол  первый операнд и второй операнд указывают регистры, в которых наход тс  соответствующее операнды . Поле Операци  задает режим работы узла арифметических и логических операций 135. Полем Режим обеспечиваетс  управление входами узла арифметических и логических операций такими, как блокировка передачи некоторых байт на обработку, Сдвиг второго операнда на 4 разр да вправо. Поле Условие перехода обеспечивает ветвление по четьфем направлени м.

Рассмотрим работу процессора на примере выполнени  команды сдвига. Формат команды показан на фиг. 19(а), Биты 0-7 определ ют код операции, биты 8-11 - адрес общего регистра местной 4, хран щего первый операнд. Биты 12-15 не используютс . Биты 16-19 определ ют адрес общего регистра местной пам ти, хран щей базовый адрес второго операнда, а биты 20-31 - смещение дл  адреса второго операнда. Адрес второго операнда в командах сдвига не  вл етс  адресом данных; 6 его млад1Ш1х битов показывают , на сколько позиций необходимо произвести сдвиг. Остальна  часть адреса игнорируетс . Выполнение команды делитс  на две фазы: выборки команды и выполнени  (фиг.196) В фазе выборки команд работает блок 1.. Адрес из счетчика адреса команд 105 через схему ИЛИ 107, шину 49, блок 12 и шину 83 поступает в регистр адреса 114 блока 7. Блок 7 обеспечивает вьдачу команды из блока 8 или матрицы буферной пам ти 118 через

регистр вьгходньпс данных 124, шину 82, третий коммутатор 22.и шину 53 в блок 1. Команда по шине 53 заноситс  в первый, второй и третий буферные регистры 101, 102 и 103, откуда код операции (биты 0-7 команды) заноситс  в регистр кода операции 106, биты 8-15 команды занос тс  в регистр непосредственного байта 109, а биты 20- 31 - в регистр адресов операндов 104 Следующей микрокомандой будет базирование второго адреса,Эта операци  осуществл етс  следующим обр азом. Через коммутатор адреса местной пам ти 1.10 по шине 88 заноситс  в регистр адреса местной пам ти 2 адрес общего регистра ,- заданного полем В2. Слово, заданное этим адресом из блока 4 через второй коммутатор 5 и шину 67, запишетс  в первый регистр 125 арифметико-логического блока, 11 . Одновременно во второй регистр 126 этого блока через шину 99, первый коммутатор 3, шину 49, и схему ИЛИ 107 запишетс  смещение (поле Д2 команды) из регистра адресов операндов 104. По шинам 69 и 74 в узле арифметических и логических операций 135 будет задана функци  сложени  слов. Получившийс  в результате полный адрес второго операнда по шине 65 через третий коммутатор 22 вьщаетс  на шину 53. Этот адрес будет записан в регистр адресов операндов 104. В зТой же микрокоманде по коду операции из регистра кода операции 106 и коду, заданному по шине 47 дешифратором 112 блока 6, дешифратором 108 по.шине 48 занесетс  код операции в регистр команды 187 и разрешитс  прием битов 2,3,4 во вто рой счетчик. 186 (количество сдвигов на 8) и битов 5,6,7 в первый счетчик 185 (количество сдвигов на 1) из третьего байта адреса, наход щегос  на шине .53. Последней микрокомандой фазы выборки будет пересылка кода операции из регистра кода операции 106 по шине 46 на коммутатор адреса микрокоманды 113 блока 6 дл  формировани  адреса первой микрокоманды фазы выполнени . При этом по коду операции из регистра кода операции 106 и коду на шине 47 из дешифратора 112 дешифратором 108 будет промодифициро- зан счетчик адреса команд 105. Первой микрокомандой фазы выполнени  будет пересылка первого операнда из общего регистра блока 4 в блок 14. Дл  зто

го через коммутатор адреса.местной пам ти 110 из регистра непосредственного операнда 109 по шине 88 в регистр адреса блока 2 будет занесено поле Р1 команды,  вл ющеес  адресом первого операнда в блоке 4. Указанный операнд через первый коммутатор 3, шину 99 из блока 4 запишетс  во второй ре гйстр 126. Код на шинах 69 и 74 определит прохождение операнда через арифметико-логический блок 1 1 б-ез изменений . Операнд через шину 65, третий коммутатор 22J шину 53 поступит на вход блока 14, где через первый коммутатор 190 будет помещен в сдвиговый регистр 193. После занесени  операнда в сдвиговый регистр 193 блок 12 начнет выполн ть сдвиги, как бьшо описано в описании работы блока. После за-, несени  операнда процессор перейдет на микрокоманду анализа регистра сое то ни  136, в котором по шине 61 блоком 14 будет установлен признак окончани  сдвигов . При анализе содержимое регистра состо ний 136 по шине 68 поступает на коммутатор адреса микрокоманды 113, где под управлением дешифратора 113 адрес микрокоманды не измен етс  (повтор етс  выполн ема  микрокоманда), если отсутствует .признак окончани , или формируетс  адрес следующей микрокоманды в противном случае. При определении окончани  сдвига происходит переход к шкрокомгнде пересылки результата сдвига в блок 4. При выполнении этой микрокоманды через коммутатор адреса местной пам ти 110 из регистра непос редственного операнда 109 поле Р1 команды (адрес общего регистра с первым операндом) по шине 88 заноситс  в регистрадреса блока 2. Результат сдвига по шине 63 через второй коммутатор 5 и шину 67 будет занесен в первый регистр 125. Блоком 6 по шинам 69 и 74 будет .задана пр ма  передача первого входа узла арифметических и логических операций 135, в результате чего сдвинутый операнд будет вы.цан на шину 65. .Далее через третий коммутатор 22 и шину 53 он будет записан в блок 4 по адресу, заданному регистром адреса блока 2. Последней микрокомандой фазы выполнени  будет микрокоманда перехода, по которой будет передано управление первой микрокоманде фазы выборки следующей команды. Вьтолнение каждой

микрокоманды осуществл етс  блоком 6, Вьтрлн ема  микрокоманда находитс  в регистре микрокоманд 114. По соответствующим пол м микрокоманды дешифратором 112 вырабатьшаютсд управл ющие сигнсшы и через коммутатор адреса микрокоманды 113 определ етс  источник адреса следующей микрокоманды Адрес следующей микрокоманды по шине 72 через блок 13 и шину 77 поступает в блок 9, Считанна  микрокоманда через вторую группу элементов И 25, первую группу элементов ИЛИ 21 и шину 78 поступает в регистр микрокоманд и ей передаетс  управление.

Claims (2)

1. Процессор, содержащий блок вы- борки команд, регистр адреса местной пам ти, первый коммутатор данных, блок местной пам ти, второй коммута- тор данных, блок микропрограммного управлени , блок коммутации адреса пам ти, блок управл ющей пам ти, блок основной пам ти, арифметико-логический блок, блок регистров преобразовани  виртуальных адресов и третий коммутатор данных, причем управл ющий вход, первый адресный и второй адрес- ный выходы блока выборки .команд соединены с выходом управлени  выборкой команд блока микропрограммного управ- лени , первым входом данных регистра

адреса местной пам ти и адресным вхо дом блока регистров преобразовани  виртуальных адресов сооветственно, второй вход данных, третий вход данных , первый адресный выход регистра адреса местной пам ти подключены к первому адресному выходу блока микропрограммного управлени , первому выходу данных арифметико-логического блока и первому входу данных третьего коммутатора данных, первому адресному входу блока местной пам ти соответственно , первый и второй входы данных, управл ющий вход и выход дан- ньк первого коммутатора данных соединены с вторым адресным выходом блока выборки команд и первым входом данных второго коммутатора данных, выходом данных блока мест.ной пам ти и вторым входом данных второго комму

татора данных, первым выходом управ лени  коммутацией данных блока микро, .программного управлени , первым входом данных арифметико-логического

Q ,,

j,. . 25 . .

35

40

45

50

55

блока соответственно, управл ющий вход и выход данных второго коммутатора данных подключены к второму выходу управлени  коммутацией данных блока микропрограммного управлени  и второму входу данных арифметико- логического блока соответственно, первь1й и второй выходы кода операции и первый адресный вход блока микропрограммного управлени  соединены с первым и вторым входами кода операции и вторым выходом данных арифметико-логического блока соответственно , второй, третий и четвертый ад- ресные входы, выходы управлени  коммутацией адреса и управлени  выборкой пам ти блока микропрограммного управлени  подключены к выходу кода операции блока выборки команд, третьему выходу данных арифметико-логического блока и первому входу данных блока коммутации адреса пам ти, первому адресному выходу бдока регистров преобразовани  виртуальных .адресов, управл ющему входу блока управл ющей п ам - ти, управл ющим входам блока коммутации адреса пам ти и блока основной пам ти соответственно, первый, второй выходы данных, адресньй выход, выход маски, второй, третий и четвертьш входы данных блока коммутации адреса пам ти соединены с вторым входом данных третьего коммутатора данных, входом данных, адресным входом и входом маски блока основной пам ти, четвертым выходом данных арифметико-логического блока и входом данных блока управл ющей пам ти, выходом данных блока основной пам ти, вторым адресным выходом блока регистров преобразовани  виртуальных адресов соответственно , вход данных блока регистров преобразовани  виртуальных адресов соединен с входом данньк блока выборки команд и выходом третьего коммутатора данных, отличающий- с   тем, что, с целью повышени  быстродействи , он содержит блок оперативной пам ти микропрограмм, блок регистров динамической переадресации микрокоманд, блок ускорени  арифметических операций, блок обработки дан- . ных переменной длины, блок регистров св зи, блок пам ти адреса страницы, блок триггеров анализа конца страницы , блок запросов на косвенную адресацию , блок пам ти трассировки, первую и вторую группы элементов ИЛИ, первую

и вторую группы элементов И, триггер выборки пам ти и группу элементов ИСКЛЮЧАМЦЕЕ ИЛИ, причем вход данных, управл ющий, адресный входы и выход блока оперативной пам ти микропрограм подключены к четвертому выходу данных арифметико-логического блока, выходу управлени  коммутацией адреса блока микропрограммного управлени , адрес- ному выходу блока регистров динамической переадресадии микрокоманд и адресному входу блока управл ющей пам ти, первым входам элементов И первой группы соответственно, вход данных ус- тановочньй, управл ющий, адресный входы и управл ющий выход блока регистров динамической переадресации мик- рокоманд соединены с выходом данных третьего коммутатора данных, входом данных блока местной- пам ти, первым входом данных блока пам ти трассировки , первым входом данных блока пам ти адреса страницы, первым входом данных блока регистров св зи, входом данных блока обработки данных переменной длины, первым входом данных блока ускорени  арифметических операций , вторым управл ющим выходом.блока

выборки команд, выходом управлени  динамической переадресацией блока микропрограм1 1ного управлени  j вторым адресным выходом блока микропрограммного управлени , п тым адресным входом блока микропрограммного управлени  соответственно, синхровход,пер- вый и второй управл ющие входы, второй вход данных, управл ющий вьгеод, первый, второй, третий выходь: данных блока ускорени  арифметических операций подключены к синхровходу процессора н первому синхровходу бго- ка триггеров анализа конца страниць, к синхровходу блока запросов на косвенную адресацию, к первому управл ющему .вькоду блока выборки команд, к вьгходу управлени  быстрыми операци ми блока микропрограммного управле1ти; третьему вьгходу данных арифметико- логического блока, третьему входу кода операхдаи арифметико-логического блока,.четвертому входу данных второго коммутатора данных, п тому входу данных второго коммутатора дауных,, шестому адресному входу блока микропрограммного управлени  соответствен но, управл ющий и адресный входы,первый , второй и третий управл ющие выходы и адресный выход блока обработ

.

. ps

15

30

40

45

50

55

ки данных .переменной длины соединены с выходом управлени  обработкой данных переменной длины блока микропрограммного управлени , вторым адресным выходом блока выборки коман.д, с четвертым входом кода операции арифметико-логического блока, п тым входом данных блока коммутации адреса пам ти и п тым входом кода операции арифметико-логического блока, вторым входом группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ,четвертым входом данных регистра адреса местной пам ти соответственно, адресный вход, второй и третий входы дан-- ных, первый, второй, третий и четвер- гый выходы данных, первьгй и второй управл ющие выходы, управл ющий вход, адресный выход, выход маски блока регистров св зи подключены к адресному входу, входу данных и первому входу кода операции процессора, шестому входу данных второго коммутатора данных , седьмому входу данных второго коммутатора данных, выходу данных процессора , выходу управлени  выводом процессора, вьгходу режима работы процессора ,- вьгходу запроса на обмен процессора , входу окончани  обмена-процессора , первым входам элементов ИЛИ второй группы, шестому входу данных блока коммутации адреса пам ти соответственно , первый, второй, третий и четвертьм входы управлени , вход данных и выход данных блока пам ти адреса страницы соединены с ;вторым входом кода операции процессора, третьим входом кода операции процессора и первым управл ющим входом блока запросов на косвенную адресацию, четвертым входом кода операции процессора и вторым управл ющим входом блока запросов на косвенную адресацию, первым управл юш 1М выходом блока запросов на косвенную адресацию, выходом третьего коммутатора данных, вторыми входами элементов ИЛИ второй группы соответственно, второй синхровход, управл ющий вход, вход данных н управл ющий выход блока триггеров анализа конца страницы подключены к синхровходу канала процессора, выходу управлени  анализом конца страницы блока микропрограммного управлени  j выходам элемен-тов ИЛИ второй группы, третьему входу данных второго ког шутатора данных и третьему входу данных первого коммутатора данных, третьему управл ющему входу блока

запросов на .косвенную адресацию соответственно , второй управл ющий выход , четвертый и п тый управл ющие входы блока запросов на косвенную адресацию соединены с выходом запроса в канал процессора, п тым входом кода операции процессора, шестым входом кода.операции процессора соответственно , второй, третий и четвертый входы данных, выход данных и управл юпщй вход блока пам ти трассировки подключены к третьему адресному выходу блока выборки команд, выходу кода операции блока выборки команд, второму адресному выходу блока микропрограммного управлени , восьмому входу данных второго коммутатора данных, выходу управлени  трассировкой блока , микропрограммного управлени  соответ- ственно, первые и вторые входы и выходы элементов ИЛИ первой группы соединены с выходами элементов И первой группы, выходами элементов И второй группы, входом данных блока мик- ропрограммного управлени  и третьим- входом данных третьего комк1утатора данных соответственно, выходы элементов ИЛИ второй группы подключены к

второму входу данных блока триггеров

.-

анализа конца страницы, вторые входы элементов И первой группы соединены с пр мым выходом триггера выборки пам ти соответственно, первые и вторые входы элементов И второй группы подключены к инверсному выходу тригге ра выборки пам ти, вьпсоду данных блока управл ющей пам ти соответственно, установочный, сбр.осовый входы триггера выборки пам ти подключены к выходам -установки и сброса блока микро- программного управлени  соответственно , второй вход, выход группы элементов ИСКЛЮЧАЩЕЕ ИЛИ соединены с вторым адресным выходом регистра адреса местной пам ти и вторым адресным входом блока местной пам ти соответ- ственно, седьмой вход данных блока коммутации адреса пам ти подключен к входу масок канала процессора, при этом блок ускорени  арифметических операций содержит первый счетчик, втс рой счетчик, регистр команды, первый регистр, дешифратор, первый коммутатор , второй регистр, элемент И, сдвиговый регистр, первый сумматор, тре- тий регистр, второй коммутатор, триггер , второй сумматор, четвертый регистр , причем первые управл ющие вхо

нJQ j , jn 25 30

35

40

, . г 45

ды первого счетчика, второго счетчика и управл ющий вход регистра коман- .ды соединены с первым управл ющим входом блока, входы данных первого счетчика, второго счетчика, регистра команд, первого регистра и лервый вход данных первого коммутатора соединены с первым входом данных блока, входы синхронизации первого счетчика, второго счетчика, сдвигового регистра подключены к выходу элемента И, первый вход которого соединен с входом синхронизации процессора, выходы данных первого и второго счетчиков подключены к второму выходу данных блока , вторые управл ющие входы первого и второго счетчиков подключены к первому и второму йыходам дешифратора соответственно, первый управл ющий вход которого соединен с вторым управл ющим входом блока, управл ющие выходы первого и второго счетчиков Подключены к второму и третьем упра вл - ющим входам дешифратора соответственно , первый вход данных которого соединен с выходом данных регистра команды , выход данных первого регистра соединен с первым входом данных первого сумматора, второй вход данных которого подключен к выходу данных второго регистра и первому входу данных сдвигового регистра, первый выход данных которого соединен с входом данных второго коммутатора, выход дан ных которого подключен к первому выходу данных блока, третий выход дешифратора подключен к управл ющему входу первого коммутатора, выход данных которого соединен с вторым входом данных сдвигового регистра, вто- рой выход данных которого подключен к входу данных третьего регистра, выход данных которого подключен к входу данных второго сумматора, выход которого соединен с входом данных триггера и входом данных четвертого регистра, выход.данных которого подключен к третьему выходу данных блока , четвертый выход дешифратора сое- , динен с управл ющим входом второго регистра, вход данных которого подключен к первому выходу данных первого сумматора, второй выход данных которого соединен с третьим входом данных сдвигового регистра, третий выход которого подключен к второму входу данных первого коммутатора, п тый выход дешифратора соединен с

управл ющим входом первого сумматора , третий вход данных которого подключен к червертону выходу данных сдвигового регистра, четвертый вход которого подключен к второму входу данных блока, шестой выход и второй вход дешифратора подключены к управл ющему входу и п тому выходу данных сдвигового регистра соответственно, седьмой, восьмой, дев тый, дес тый выходы дещифратора соединены с управл ющим входом второго коммутатора, управл ющим выходом блока,вторым входом элемента И, управл ющим входом триггера соответственно, выход которого соединен с входом переноса второго сумматора, причем блок обработки данных переменной длины содержит регистр управлени , первый регистр исходных длин, регистр исходны адресов, цервый дешифратор, коммутатор длин, второй дешифратор, счетчик адреса операнда, второй регистр исходных длин, сумматор, третий дешифратор , причем входы данных регистра управлени , первого регистра исходных длин и счетчика адреса операнда соединены с входом данньк блока, выход данных регистра упра влени  соединен с входом данных первого дешифратора , первый выход которого соединен с управл ющим входом третьего дешифратора, выход которого подключен к выходу управлени  адресом мес ной пам ти, выход данных первого регистра исходных длин подключен к первому входу данных кoм fyтaтopa длин, второй вход данных которого соединен с выходом данных сумтчатора,, первый вход данных которого подключен к выходу данных второго регистра исходнЫх длин и к первому входу данных второго дешифратора, второй вход данных которого соединен с входом данных третьего дешифратора и с выходом данных регистра исходных адресов , вход данных которого подключен к адресному входу блока, второй выход первого дешифратора соединен с управл ющим входом коммутатора длин, выход данных которого подключен к входу данных второго регистра исходных длин, третий и четвертый выходы первого дешифратора соединены с первым и вторым управл ющими входами второго коммутатора соответственно, выход данных которого соединен с вторым входом данных с умматора, п тый

выход н первый управл юиий вход первого дешифратора подключены к второму управл ющему выходу блока и к первому управл ющему выходу второго дешифратора , второй выход которого соединен с первым управл ющим выходом блока, второй управл ющий вход и шестой выход первого дешифратора соединены с управл юшд1м входом блока и управл ю- шим входом счетчика адреса операнда, выход данных которого подключен к адресному выходу блока.

2. Процессор по п. 1, отличающийс  тем, что блок пам ти адреса страницы содержит три .регистра, четыре группы элементов И, элемент ИЛИ, группу элементов ИЛИ, причем вход данных блока соединен с первыьш входами элементов И первой группы, первого регистра и третьего регистра, второй управл ющими вход блока подклю- чен к второму входу первого регистра, третий управл ющий вход блока соединен с вторыми входами элемента ИЛИ и третьего регистра, четвертый управ- л юшда вход , блока подключен к вторым входам элементов И первой группы, вторым входам элементов И второй группы и к первому входу элемента ИЛИ, первый управл ющий вход блока соединен с вторыми входами элементов И третьей и четвертой групп, выходы которых соединены с выходами данных блока, выход первого рег истра подключен к первым входам элементов И второй группы, выходы которых соединены с вторыми входами элементов ИЛИ группы , первые входы и выходы которых соединены с выходаг и элементов И первой группы и первым входом второго регистра соответственно второй вход и выход второго регистра подключены к выходу элемента ИЛИ и первым входам. элементов И третьей группы соответственно , выход третьего регистра Соединен с первыми входами элементов И четвертой группы.

3, Процессор по п.

отли

чающийс  reMj что блок запросов на косвенную адресацию содержит три триггера, п ть элементов И, элемент ИЛИ, причем второй управл ющий вход блока соединен с первым входом элемента ИЛИ, первый управл ющий вход блока подключен к установочному входу первого триггера,, четвертый управ- пкютз й вход блока, соединен с первыми входами четвертого к п того элементов и, третий управл ющий вход блока подключен к второму входу четвертого элемента И, п тьш управл ющий вход блока соединен с третьим входом четвертого элемента И, выход которого подключен к сбросовому входу третьего триггера, установочный вход и инверсный выход которого соединены с выходом элемента ИЛИ и с первым входом второго элемента И соответственно , синхровход блока подключен к первому входу первого элемента И, третьему входу второго элемента И, синхровходу второго триггера и первому входу третьего элемента И, пр мой и инверсный выходы первого триггера соединены с вторым входом второго элемента И и вторым входом п того элемента И- соответственно, выход второго элемента И подключен к установочному входу, второго триггера, пр мой выход которого соединен с первым управл ющим выходом блока и вторыми входами первого и третьего элементов И, инверсный выход триггера соединен с первым управл ющим выходом блока, выход третьего элемента И соединен с вторым вкодом элемента ИЛИ,

выход п того элемента И подключен к  торому управл ющему выходу блока.

4, Процессор по п. 1, отличающийс  тем, что блок пам ти трассировки содержит коммутатор, матрицу пам ти, регистр, дещифратор, счетчик, причем первый., второй и третий входы данных коммутатора соединены с вторым, третьим и четвертым входами данных блока соответственно, выход данных коммутатора подключен к входу данных матрицы пам ти, управл ющий вход которой соедивен с первым выходом дешифратора, второй выход которого подключен к управл ющему входу коммут ат ора, адресный вход матрицы пам ти соединен с выходом

данных счетчика, управл ниций вход которого подключен к третьему выходу дешифратора, вход данн ых которого соединен с выходом.данных регистра, вход данных которого подключен к первому входу данных блока, выход данных матрицы пам ти соединен с выходом данных блока, управл ющий вход дешифратора подключен к управл ющему входу блока.

72

Фиг.З

SIf 93 99 «5795 ff

S7

LM

lU

fiiJUJ i. liSL

ujn ГуЛ lygj I узр|ГуГ11д г I iyjl fw

ff

(put. if

Ve2

33

LMJ

lU

fiiJUJ i. liSL

I узр|ГуГ11д г I iyjl

f5 f9

фие.5

S

фие. S

73

53 72

фин. 7

1(8

Фи.,9.

и 5J

53

43

5

S7фи. S S5

эз 210

28

36 - 53

-29

31

А,

9 ±

S5

k30 32 3

33 35

(. W

фиа: 11

и.Г2

дЗиг-13

itS 4S 72 NJ/ 1/л|/

23в

23S DT

П

5;

53 т

1

ZkO

I

Т

фиг. If

Искидио: расположение оперондоб Основна  пам ть

00 or Ю П 00 01 W П

1 слово

2 ело 8о

а

ПеоВое CiiumbiSaHue /Местна 

CmSo О CfloSs 7

5

Второе считыбание Местнай пом ть

Сло8оО Сло§о 1

Результат дьтолнена 

арифметических

операции

Местна  панйть . С О

Ё

1

Фт.Л

Фиг, IB

Oftnam команды odSuso .

Kff/7 I

0 78 Г2 ff го 3f a

Ат ритп8шюлнени  комон9ь1 (8xW

BasupoSoMuf адреса

BbiSova KQda операции

8 s/3fff мшроооограмHttoeo упроолема  6

пересылка операнда 8 Улок ускорени  арираме- TuvecKux оперокии /

cdius f(f eiffff/ cfJ7if3

WH ffUCmOO CffCrff; - /uu Ш Ъ  onpeSff ени окотом cffdt/so

mst/t

OfrOHVftf

перёсшш onepOHoa t местную пом т

peoavaunpatfleHwt SffOKytbfoopKu коноид f

оЩ)

S

9iui. J3

Редактор И.Рыбченко

Составитель В.Пронин

Техред Корректор Л.Пилипенко

Заказ 4127/49Тираж 671Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, MocKsaj Ж-35, Раушска  наб., д„ 4/5

Производственно-полиграфическое предпри тие, г.Ужгород, ул.Проектна , i

аза ftfffffflffi/ KOfiOffmt

аза Выполнени 

(Анала произ6о9итс/1микроко- маноои „переключение мваул 

еонолизомдигорееистрас№:го - ни гзб,устт ла8оен когю7р« пему управл ющему ifoyy si