SU517999A1 - Преобразователь напр жени в код поразр дного кодировани - Google Patents
Преобразователь напр жени в код поразр дного кодированиInfo
- Publication number
- SU517999A1 SU517999A1 SU1978058A SU1978058A SU517999A1 SU 517999 A1 SU517999 A1 SU 517999A1 SU 1978058 A SU1978058 A SU 1978058A SU 1978058 A SU1978058 A SU 1978058A SU 517999 A1 SU517999 A1 SU 517999A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- trigger
- circuit
- decoder
- Prior art date
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Description
1
Изобретение относитс к области вычислительпой техники.
Известен преобразователь напр жени в код поразр дного кодировани , содержащий последовательно соединенные распределитель импульсов, блок вентилей, регистр, преобразователь кода в напр жение и схему сравнени , выходы которой подключены к первым входам вентилей, выход первого из которых соединен с первым входом схемы ИЛИ, а также сборку, входы которой соединены с выходами распределител импульсов, а выход - с входом первой липии задержки и пулевым входом первого триггера, второй триггер и вторую линию задержки.
Недостатком известного преобразовател вл етс низкое быстродействие.
Дл повышени быстродействи в предлагаемый преобразователь включены дешифратор , дополнительный триггер и дополнительна схема ИЛИ, причем выходы схемы сравнени соединены с единичными входами первого и второго триггеров, своими выходами подключенпыми к дешифратору, первый выход которого соедине с единичным входом дополпительного триггера, второй выход - с первым входом блока вентилей, второй вход которого подключен к выходу первого вентил , и с первым входом дополнительной схемы ИЛИ, второй вход которой подключен к третьему выходу дешифратора, а выход - к первому входу распределител импульсов, второй вход которого соединен с выходом схемы ИЛИ, второй вход схемы ИЛИ соединен с выходом второго вентил , вторые входы вентилей подключены к выходу дополнительного триггера, третьи входы - к выходу сборки, соединенному также с нулевым входом второго триггера и второй линией задержки, выход которой подключен к нулевому входу дополнительного триггера , а выход первой линии задержки соединен с входом дешифратора,.
На фиг. 1 приведена функциональна схема описываемого преобразовател ; па фиг. 2 -
функциональна схема блока вентилей; на фиг. 3 - характеристика переходного процесса установлени эталонного напр жени .
Нреобразователь напр жени в код содержит схему 1 сравнени , первый и второй триггеры 2 и 3, первую и вторуво линии 4 и 5 задержки , дешифратор 6, дополнительпый триггер 7, с.хему 8 ИЛИ, первый и второй вентили 9 и 10, дополпительпую с.хему 11 ИЛИ, преобразователь кода в напр жение (ПКН) 12, регистр 13, блок 14 вентилей, сборку 15 п распределитель 16 импульсов.
При наличии переходного процесса устаповлепи эталопного напр жени Uu вида, приведенного па фиг. 3, в некоторых случа х можно определить знак разности в.ходного и эталонного напр жений (Ux-Uk, не дожида сь момента AJ конца такта уравновешивани 1-ого разр да, когда выполн етс условие:
l(bi)()
где Адоп - допустима ошибка преобразовани .
Так, если UxXJki, то знак разности (Ux- -Uki} положителен; если , знак разности отрицателен. Если же величина этой разности не превышает максимальных значений амплитуд разнопол рных выбросов Uhi, величина которых зависит от величины Uki, то величина разности становитс и положительной, и отрицательной в течение такта кодировани .
Таким образом, если производить сравнение величин f/x и t/ft и фиксировать знаки их разности до момента времени 1вг (момент времени , соответствующий максимальному выбросу в сторону, противоположную изменению Uhi}, то можно в момент времени /вг прекратить анализ знака разности (Ux-Uki), если знак не изменилс , т. е. сократить длительность такта кодировани , или провести анализ до конца такта (4г) и перейти к анализу {t+/)ого разр да, вес которого не меньше значени максимального выброса в сторону, противоположную изменению (величина выбросов может быть определена либо аналитически, либо опытным путем), т. е. сократить число тактов кодировани .
Бабота преобразовател осуществл етс следующим образом.
Сигнал с выхода распределител 16 устанавливает в единицу соответствующий (t-ый) разр д регистра 13, с выхода ПКН 12 эталонное напр жение U-ki поступает на вход схемы 1 сравнени . Сигнал с выхода распределител через сборку 15 устанавливает триггеры 2 и 3 в нулевое состо ние и опрашивает вентили 9 и 10. На выходах схемы сравнени в зависимости .от соотношени величин Ux и Uhi по вл ютс сигналы, которые устанавливают в единичное состо ние либо триггер 2, либо триггер 3. Спуст врем () сигнал с выхода линии 4 задержки опрашивает дешифратор 6, выходные сигналы которого определ ютс знаком разности (Ux-Uhi) за врем (). Сигнал на первом выходе дешифратора по вл етс тогда, когда оба триггера 2 и 3 наход тс в единичном состо нии. Сигнал с первого выхода дешифратора устанавливает триггер 7 в единичное состо ние. При этом по вл етс сигнал на выходе одного из вентилей 9 или 10 в зависимости от состо ни схемы сравнени , который через схему 11 ИЛИ осуществл ет переход к (i+/) -ому такту кодировани . Если при этом в г-ом разр де устанавливаетс нуль, то все промежуточные разр ды
регистра с I-oro по (t+/)-bm через блок 14 устанавливаютс в нуль сигналом с вентил 9 (). В противном случае все промежуточные разр ды регистра остаютс в нулевом положении.
Если в единичное состо ние переключаетс лишь один из триггеров 2 или 3, то сигнал по вл етс соответственно либо на втором, либо на третьем выходе дешифратора. Эти сигналы через схему 8 ИЛИ осуществл ют прерывание i-oro такта распределител и переход к (t+l)ому такту. При этом сигналом со второго выхода дешифратора (Ux.Uhi) через блок 14 осуществл етс установ в нуль f-oro разр да регистра.
Вход 16 блока вентилей (фиг. 2) подключен к выходу вентил 9, вход 17 - ко второму выходу дешифратора. Цепи установки разр дов регистра в единичное состо ние сигналами с выходов распределител условно не показаны.
Claims (1)
- Формула изобретениПреобразователь напр жени в код поразр дного кодировани , содержащий последовательно соединенные распределитель импульсов , блок вентилей, регистр, преобразователь кода в напр жение и схему сравнени , выходы которой подключены к первым входам вентилей , выход первого из которых соединен с первым входом схемы ИЛИ, а также сборку, входы которой соединены с выходами распределител импульсов, а выход - с входом первой линии задержки и нулевым входом первого триггера, второй триггер и вторую линию задержки , отличающийс тем, что, с целью повышени быстродействи , в него включены дешифратор, дополнительный триггер и дополнительна схема ИЛИ, причем выходы схемы сравнени соединены с единичными входами первого и второго триггеров, своими выходами подключеными к дешифратору, первый выход которого соединен с единичным входом дополнительного триггера, второй выход - с первым входом блока вентилей, второй вход которого подключен к выходу первого вентил , и с первым входом дополнительной схемы ИЛИ, второй вход которой подключен к третьему выходу дешифратора, а выход - к первому входу распределител импульсов, второй вход которого соединен с выходом схемы ИЛИ, второй вход схемы ИЛИ соединен с выходом второго вентил , вторые входы вентилей подключены к выходу дополнительного триггера, третьи входы - к выходу сборки, соединенному также с нулевым входом второго триггера и второй линией задержки, выход которой подключен к нулевому входу дополнительного триггера, а выход первой линии задержки соечннен с входом дешифратора.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1978058A SU517999A1 (ru) | 1973-12-10 | 1973-12-10 | Преобразователь напр жени в код поразр дного кодировани |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1978058A SU517999A1 (ru) | 1973-12-10 | 1973-12-10 | Преобразователь напр жени в код поразр дного кодировани |
Publications (1)
Publication Number | Publication Date |
---|---|
SU517999A1 true SU517999A1 (ru) | 1976-06-15 |
Family
ID=20570067
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1978058A SU517999A1 (ru) | 1973-12-10 | 1973-12-10 | Преобразователь напр жени в код поразр дного кодировани |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU517999A1 (ru) |
-
1973
- 1973-12-10 SU SU1978058A patent/SU517999A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU517999A1 (ru) | Преобразователь напр жени в код поразр дного кодировани | |
SU614444A1 (ru) | Устройство накоплени цифрового интегратора | |
SU415658A1 (ru) | ||
SU913367A1 (ru) | Устройство для сравнения двоичных чисел 1 | |
SU1315973A2 (ru) | Преобразователь временного интервала в двоичный код | |
SU406226A1 (ru) | Сдвигающий регистр | |
SU1046932A1 (ru) | Пороговый элемент | |
SU1053291A1 (ru) | Реверсивный счетчик импульсов с параллельным переносом | |
SU1406790A1 (ru) | Делитель частоты с переменным коэффициентом делени | |
JPS5698030A (en) | Odd dividing circuit | |
SU488344A1 (ru) | Реверсивный распределитель | |
SU556500A1 (ru) | Ячейка пам ти дл сдвигового регистра | |
SU1262519A1 (ru) | Устройство дл логической обработки информации | |
SU1051727A1 (ru) | Устройство дл контрол работоспособности счетчика | |
SU1417188A1 (ru) | След щий стохастический аналого-цифровой преобразователь | |
SU458096A1 (ru) | Преобразователь код-напр жение | |
SU1640828A1 (ru) | Преобразователь параллельного кода в последовательный | |
SU1480098A1 (ru) | Апериодический RS-триггер | |
SU1522411A1 (ru) | Преобразователь двоичного кода в двоично-дес тичный | |
SU1193818A1 (ru) | Преобразователь кода во временной интервал | |
SU1088115A1 (ru) | Преобразователь код-временной интервал | |
SU1115238A1 (ru) | Управл емый делитель частоты следовани импульсов | |
SU468237A1 (ru) | Устройство дл сравнени чисел | |
SU518870A1 (ru) | Делитель частоты | |
SU1285605A1 (ru) | Кодовый преобразователь |