SU517999A1

SU517999A1 - Преобразователь напр жени в код поразр дного кодировани

Info

Publication number: SU517999A1
Application number: SU1978058A
Authority: SU
Inventors: Анатолий Тимофеевич Пешков; Анатолий Николаевич Морозевич
Original assignee: Минский радиотехнический институт
Priority date: 1973-12-10
Filing date: 1973-12-10
Publication date: 1976-06-15

Description

1

Изобретение относитс к области вычислительпой техники.

Известен преобразователь напр жени в код поразр дного кодировани , содержащий последовательно соединенные распределитель импульсов, блок вентилей, регистр, преобразователь кода в напр жение и схему сравнени , выходы которой подключены к первым входам вентилей, выход первого из которых соединен с первым входом схемы ИЛИ, а также сборку, входы которой соединены с выходами распределител импульсов, а выход - с входом первой липии задержки и пулевым входом первого триггера, второй триггер и вторую линию задержки.

Недостатком известного преобразовател вл етс низкое быстродействие.

Дл повышени быстродействи в предлагаемый преобразователь включены дешифратор , дополнительный триггер и дополнительна схема ИЛИ, причем выходы схемы сравнени соединены с единичными входами первого и второго триггеров, своими выходами подключенпыми к дешифратору, первый выход которого соедине с единичным входом дополпительного триггера, второй выход - с первым входом блока вентилей, второй вход которого подключен к выходу первого вентил , и с первым входом дополнительной схемы ИЛИ, второй вход которой подключен к третьему выходу дешифратора, а выход - к первому входу распределител импульсов, второй вход которого соединен с выходом схемы ИЛИ, второй вход схемы ИЛИ соединен с выходом второго вентил , вторые входы вентилей подключены к выходу дополнительного триггера, третьи входы - к выходу сборки, соединенному также с нулевым входом второго триггера и второй линией задержки, выход которой подключен к нулевому входу дополнительного триггера , а выход первой линии задержки соединен с входом дешифратора,.

На фиг. 1 приведена функциональна схема описываемого преобразовател ; па фиг. 2 -

функциональна схема блока вентилей; на фиг. 3 - характеристика переходного процесса установлени эталонного напр жени .

Нреобразователь напр жени в код содержит схему 1 сравнени , первый и второй триггеры 2 и 3, первую и вторуво линии 4 и 5 задержки , дешифратор 6, дополнительпый триггер 7, с.хему 8 ИЛИ, первый и второй вентили 9 и 10, дополпительпую с.хему 11 ИЛИ, преобразователь кода в напр жение (ПКН) 12, регистр 13, блок 14 вентилей, сборку 15 п распределитель 16 импульсов.

При наличии переходного процесса устаповлепи эталопного напр жени Uu вида, приведенного па фиг. 3, в некоторых случа х можно определить знак разности в.ходного и эталонного напр жений (Ux-Uk, не дожида сь момента AJ конца такта уравновешивани 1-ого разр да, когда выполн етс условие:

l(bi)()

где Адоп - допустима ошибка преобразовани .

Так, если UxXJki, то знак разности (Ux- -Uki} положителен; если , знак разности отрицателен. Если же величина этой разности не превышает максимальных значений амплитуд разнопол рных выбросов Uhi, величина которых зависит от величины Uki, то величина разности становитс и положительной, и отрицательной в течение такта кодировани .

Таким образом, если производить сравнение величин f/x и t/ft и фиксировать знаки их разности до момента времени 1вг (момент времени , соответствующий максимальному выбросу в сторону, противоположную изменению Uhi}, то можно в момент времени /вг прекратить анализ знака разности (Ux-Uki), если знак не изменилс , т. е. сократить длительность такта кодировани , или провести анализ до конца такта (4г) и перейти к анализу {t+/)ого разр да, вес которого не меньше значени максимального выброса в сторону, противоположную изменению (величина выбросов может быть определена либо аналитически, либо опытным путем), т. е. сократить число тактов кодировани .

Бабота преобразовател осуществл етс следующим образом.

Сигнал с выхода распределител 16 устанавливает в единицу соответствующий (t-ый) разр д регистра 13, с выхода ПКН 12 эталонное напр жение U-ki поступает на вход схемы 1 сравнени . Сигнал с выхода распределител через сборку 15 устанавливает триггеры 2 и 3 в нулевое состо ние и опрашивает вентили 9 и 10. На выходах схемы сравнени в зависимости .от соотношени величин Ux и Uhi по вл ютс сигналы, которые устанавливают в единичное состо ние либо триггер 2, либо триггер 3. Спуст врем () сигнал с выхода линии 4 задержки опрашивает дешифратор 6, выходные сигналы которого определ ютс знаком разности (Ux-Uhi) за врем (). Сигнал на первом выходе дешифратора по вл етс тогда, когда оба триггера 2 и 3 наход тс в единичном состо нии. Сигнал с первого выхода дешифратора устанавливает триггер 7 в единичное состо ние. При этом по вл етс сигнал на выходе одного из вентилей 9 или 10 в зависимости от состо ни схемы сравнени , который через схему 11 ИЛИ осуществл ет переход к (i+/) -ому такту кодировани . Если при этом в г-ом разр де устанавливаетс нуль, то все промежуточные разр ды

регистра с I-oro по (t+/)-bm через блок 14 устанавливаютс в нуль сигналом с вентил 9 (). В противном случае все промежуточные разр ды регистра остаютс в нулевом положении.

Если в единичное состо ние переключаетс лишь один из триггеров 2 или 3, то сигнал по вл етс соответственно либо на втором, либо на третьем выходе дешифратора. Эти сигналы через схему 8 ИЛИ осуществл ют прерывание i-oro такта распределител и переход к (t+l)ому такту. При этом сигналом со второго выхода дешифратора (Ux.Uhi) через блок 14 осуществл етс установ в нуль f-oro разр да регистра.

Вход 16 блока вентилей (фиг. 2) подключен к выходу вентил 9, вход 17 - ко второму выходу дешифратора. Цепи установки разр дов регистра в единичное состо ние сигналами с выходов распределител условно не показаны.

Claims

Формула изобретени

Преобразователь напр жени в код поразр дного кодировани , содержащий последовательно соединенные распределитель импульсов , блок вентилей, регистр, преобразователь кода в напр жение и схему сравнени , выходы которой подключены к первым входам вентилей , выход первого из которых соединен с первым входом схемы ИЛИ, а также сборку, входы которой соединены с выходами распределител импульсов, а выход - с входом первой линии задержки и нулевым входом первого триггера, второй триггер и вторую линию задержки , отличающийс тем, что, с целью повышени быстродействи , в него включены дешифратор, дополнительный триггер и дополнительна схема ИЛИ, причем выходы схемы сравнени соединены с единичными входами первого и второго триггеров, своими выходами подключеными к дешифратору, первый выход которого соединен с единичным входом дополнительного триггера, второй выход - с первым входом блока вентилей, второй вход которого подключен к выходу первого вентил , и с первым входом дополнительной схемы ИЛИ, второй вход которой подключен к третьему выходу дешифратора, а выход - к первому входу распределител импульсов, второй вход которого соединен с выходом схемы ИЛИ, второй вход схемы ИЛИ соединен с выходом второго вентил , вторые входы вентилей подключены к выходу дополнительного триггера, третьи входы - к выходу сборки, соединенному также с нулевым входом второго триггера и второй линией задержки, выход которой подключен к нулевому входу дополнительного триггера, а выход первой линии задержки соечннен с входом дешифратора.