SU455375A1 - Устройство дл контрол оперативного накопител информации - Google Patents
Устройство дл контрол оперативного накопител информацииInfo
- Publication number
- SU455375A1 SU455375A1 SU1824528A SU1824528A SU455375A1 SU 455375 A1 SU455375 A1 SU 455375A1 SU 1824528 A SU1824528 A SU 1824528A SU 1824528 A SU1824528 A SU 1824528A SU 455375 A1 SU455375 A1 SU 455375A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- inputs
- controlling
- outputs
- adder
- Prior art date
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Tests Of Electronic Circuits (AREA)
Description
1
Изобретение относитс к запоминающим устройствам.
Известно устройство дл контрол оперативного накопител информации, содержащее блок формирователей, блок усилителей, входы которого подсоединены к входным шинам устройства , а выходы, начина со второго, - к входам одной группы схемы сравнени , блок управлени .
Устройство реализует тесты типа «дождь, «.шахматный пор док, «бегающа единица н др.
Однако в таком устройстве затруднены визуальный контроль прохождени теста и аппаратурна реализаци . Кроме того, оно не обеспечивает равномерного характера распределени едиииц и нулей.
Предлагаемое устройство отличаетс от известного тем, что оно содержит схемы задерл ки и одноразр дный сумматор, причем один из входов сумматора подключен к первому выходу блока усилителей и входу одной из схем задержки , выходы которой подсоединены к входам другой группы схемы сравнени , другой вход сумматора - к блоку управлени , а выход - к первому входу блока формирователей и входу другой схемы задержки, выходы которой соединены с остальными входами блока формирователей.
Это позвол ет упростить устройство и повысить точность контрол .
На чертеже показана блок-схема п 5едлагаемого устройства.
Устройство содержит блок / усилителей, входы которого подсоединены к входным шинам 2 устройства, а выходы 3. начина со второго , - к входам 4 одной группы схемы 5 сравнени , блок управлени (на чертеже пе показан), блок 6 формирователей, выходы которого подключены к выходным шннам 7 устройства , схемы 8 } 9 задержки и одноразр дный сумматор W. Вход // сумматора подключен к первому выходу 3 блока уснлителей н входу ,12 схемы .9 задержки, выходы которой подсоединены к входам 13 другой группы схемы б сравнени . Вход 14 сумматора и выход 75 схемы сравненн соединены с блоком управлени . Выход 16 сумматора подключен к первому входу 17 блока 6 формирователей и входу :/5 схемы 8 задерЛСки, выходы этой схемы задержки - к входам 17 блока 6, начина со второго.
Выходные шины 7 и входные шнны 2 устройства подсоедин ютс к контролируемому оперативному накопителю 19, при этом первые шины 2 и 7 (верхние на чертеже) - к первой матрице накопител . (В устройстве вместо схем задержки могут быть использованы регистры сдвига.)
Устройство работает следующим образом.
При подаче на вход iM одноразр дного комбинационного сумматора осуществл етс процесс многократного суммировани этого сигнала с числом, считанным с нервой матрицы накопител . В этом случае реализуетс операци
п
у ; + | Ег/г -f Ау ; ,
/-1
где г/; -двоичное число, считываемое с первой матрицы накопител ;
Ai/i -сигнал, код которого определ етс блоком управлени ;
у - двоичное число после одного цикла суммировани ;
V
п -у- (п - целое число), N - число циклов обращени .
В результате такого процесса в матрице последовательно наход тс числа каждой из 2 комбинаций (р - рассто ние, в разр дах, между двум Аг/,( ). От величины р зависит врем проверки, которое может быть определено как
7„„ов 2 7ос,„, 1-де Z - емкость матрицы.
Предмет изобретени
Устройство дл контрол оперативного накопител информации, содержащее блок формирователей , блок усилителей, входы которого подсоединены к входным шинам устройства, а выходы, начина со второго, - к входам одной группы схемы сравнени ,блок управлени , отличающеес тем, что, с целью упрощени устройства и повышени точности контрол , оно содержит схемы задержки и одиоразр дный сумматор, один из входов которого подключен к первому выходу блока усилителей и входу одной из схем задержки, выходы которой подсоединены к входам другой группы схемы сравнени , другой вход сумматора подключен к блоку управлени , а выход - к первому входу блока формирователей и входу другой задержки, выходы которой подсоединены к остальным входам блока формирователей.
Приоритет 17.06.70.
7
5
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1824528A SU455375A1 (ru) | 1972-09-04 | 1972-09-04 | Устройство дл контрол оперативного накопител информации |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1824528A SU455375A1 (ru) | 1972-09-04 | 1972-09-04 | Устройство дл контрол оперативного накопител информации |
Publications (1)
Publication Number | Publication Date |
---|---|
SU455375A1 true SU455375A1 (ru) | 1974-12-30 |
Family
ID=20525922
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1824528A SU455375A1 (ru) | 1972-09-04 | 1972-09-04 | Устройство дл контрол оперативного накопител информации |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU455375A1 (ru) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6599446B1 (en) | 2000-11-03 | 2003-07-29 | General Electric Company | Electrically conductive polymer composite compositions, method for making, and method for electrical conductivity enhancement |
-
1972
- 1972-09-04 SU SU1824528A patent/SU455375A1/ru active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6599446B1 (en) | 2000-11-03 | 2003-07-29 | General Electric Company | Electrically conductive polymer composite compositions, method for making, and method for electrical conductivity enhancement |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS5958558A (ja) | 並列周期的冗長チエツク回路 | |
US4682330A (en) | Hierarchical test system architecture | |
JPH06251598A (ja) | メモリ欠陥を試験する方法および装置 | |
SU455375A1 (ru) | Устройство дл контрол оперативного накопител информации | |
JPH04270979A (ja) | プログラマブル論理素子及びその試験方法 | |
SU476564A1 (ru) | Устройство дл контрол и диагностики неисправностей двоичных схем | |
SU832603A1 (ru) | Устройство дл контрол блоковОпЕРАТиВНОй пАМ Ти | |
SU841064A1 (ru) | Устройство дл контрол блоковОпЕРАТиВНОй пАМ Ти | |
SU868749A1 (ru) | Устройство дл сортировки чисел | |
SU926725A1 (ru) | Устройство дл контрол блоков пам ти | |
SU1040526A1 (ru) | Запоминающее устройство с самоконтролем | |
SU618738A1 (ru) | Однородна вычислительна среда | |
SU424196A1 (ru) | Устройство для считывания и контроля информации с перфокарт | |
SU463968A1 (ru) | Устройство дл сортировки информации | |
SU329578A1 (ru) | Магнитное запоминающее устройство | |
SU1166120A1 (ru) | Устройство дл контрол цифровых узлов | |
SU610175A1 (ru) | Ассоциативное запоминающее устройство | |
SU1233156A2 (ru) | Устройство дл контрол цифровых блоков | |
SU773672A1 (ru) | Устройство дл дистанционного программного управлени механизмами | |
SU1283858A1 (ru) | Устройство дл контрол блоков пам ти | |
SU934553A2 (ru) | Устройство дл контрол пам ти | |
JPS581894A (ja) | メモリのテスト方法 | |
SU760188A1 (ru) | АССОЦИАТИВНАЯ МАТРИЦА ПАМЯТИ . ' ...V . 1 ι | |
RU1817106C (ru) | Устройство дл определени разности множеств | |
SU980166A1 (ru) | Устройство дл контрол оперативной пам ти |