JPS581894A - メモリのテスト方法 - Google Patents
メモリのテスト方法Info
- Publication number
- JPS581894A JPS581894A JP56097589A JP9758981A JPS581894A JP S581894 A JPS581894 A JP S581894A JP 56097589 A JP56097589 A JP 56097589A JP 9758981 A JP9758981 A JP 9758981A JP S581894 A JPS581894 A JP S581894A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- chip
- counter
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/20—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits using counters or linear-feedback shift registers [LFSR]
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、大容量メモリにおけるバンク、カード、チッ
プ等の単位での異常箇所を迅1速に検出するためのメモ
リのテスト方法に関し、特にそのテストのための効率的
なアドレスの選択方法に関する。
プ等の単位での異常箇所を迅1速に検出するためのメモ
リのテスト方法に関し、特にそのテストのための効率的
なアドレスの選択方法に関する。
最近におけるメモリの大容量化の傾向と需要の魚速な高
−1とからメモリのテストに要する負担は大きくなる一
方であ夛、大容量メモリの中の異常箇所の発見をよシ迅
速に行なえるように、テスト方法の改善の必要性が増大
している。
−1とからメモリのテストに要する負担は大きくなる一
方であ夛、大容量メモリの中の異常箇所の発見をよシ迅
速に行なえるように、テスト方法の改善の必要性が増大
している。
他方、メモリ障害の種類としては、メモリ・チップの品
質がかなシ向上してきていることから。
質がかなシ向上してきていることから。
チップ内の九とえばメモリーセルのレベルでの障害の比
率は少なく、はとんどがパンク切換え、メ毫す・カード
また線チップの選択等のメモリの周辺制御回路における
ものとなりている。ところで。
率は少なく、はとんどがパンク切換え、メ毫す・カード
また線チップの選択等のメモリの周辺制御回路における
ものとなりている。ところで。
従来のメモリ・テスト方法は、アドレスを降1lIiた
は昇順に次々と選択してゆく方法をとっているため、上
に述べたようなバンク、カード、チップ単位での障害−
會、いち速く検出するのには不都合なものといえる。
は昇順に次々と選択してゆく方法をとっているため、上
に述べたようなバンク、カード、チップ単位での障害−
會、いち速く検出するのには不都合なものといえる。
本発明は1以上の問題を解決するための方法を提示する
ものであって、大容量メモリのテストにおいて、アドレ
ス・カウンタの出力ビツト配列を上位と下位反転したも
のをアドレスとしてテストすべきメモリに与え、アドレ
ス・カウンタのカウント・アップまたはカウント・ダウ
ンにつれてアドレスは上位ビットから変化するようKL
、 メモリ・テストの早期においてアクセスがメモリ
全域に分布するよう°にアドレスの順序を選択してメモ
リのテストを行なうことを特徴としている。
ものであって、大容量メモリのテストにおいて、アドレ
ス・カウンタの出力ビツト配列を上位と下位反転したも
のをアドレスとしてテストすべきメモリに与え、アドレ
ス・カウンタのカウント・アップまたはカウント・ダウ
ンにつれてアドレスは上位ビットから変化するようKL
、 メモリ・テストの早期においてアクセスがメモリ
全域に分布するよう°にアドレスの順序を選択してメモ
リのテストを行なうことを特徴としている。
本発明によれば、アドレス選択順序はアドレスの上位ビ
ットからの変化にしたがうので、メモリテス)0早期に
おいて全てのバンク、カードあるいはチップにアクセス
することが可能となる。したがって、切換え回路等の制
御系統に障害のあるバンタ、カードあるいはチップは短
時間で検出され速やかに手当てを行うことができるから
、メモリ・テストのための作業時間は大巾に短縮される
。
ットからの変化にしたがうので、メモリテス)0早期に
おいて全てのバンク、カードあるいはチップにアクセス
することが可能となる。したがって、切換え回路等の制
御系統に障害のあるバンタ、カードあるいはチップは短
時間で検出され速やかに手当てを行うことができるから
、メモリ・テストのための作業時間は大巾に短縮される
。
第1図は1本発明によるメ毫すのテスト方法を説明する
ための比較対象として、従来の方法を用いたメモリ・テ
スト回路を単純化して示したものである。図において、
工はテストされるメモリで。
ための比較対象として、従来の方法を用いたメモリ・テ
スト回路を単純化して示したものである。図において、
工はテストされるメモリで。
16アドレスのメモリーチップを16個組み合わせたも
のである。各チップにはφOから≠151での番号が付
されている。2はアドレス・カウンタであって、8ビツ
トのアドレスを発生する。アドレスの上位4ピツトは、
デコーダ3においてチップ・セレクト信号に変換される
。同様に、アドレスの下位4ビツトは、デコーダ4 ’
においてチップ内アドレス・セレクト信号に変換される
。チップ・セレクト信号とチップ内アドレス・セレクト
信号とはゲート群5において結合され、唯一のメモリ・
アドレスを選択する信号を生じさせる。アドレス・カウ
ンタ2の鍛工位桁にはゲート6、+1回路7が結合され
てお如、テスト4−ド時においてカウンタ2を1ずつカ
ウント・アップさせる。
のである。各チップにはφOから≠151での番号が付
されている。2はアドレス・カウンタであって、8ビツ
トのアドレスを発生する。アドレスの上位4ピツトは、
デコーダ3においてチップ・セレクト信号に変換される
。同様に、アドレスの下位4ビツトは、デコーダ4 ’
においてチップ内アドレス・セレクト信号に変換される
。チップ・セレクト信号とチップ内アドレス・セレクト
信号とはゲート群5において結合され、唯一のメモリ・
アドレスを選択する信号を生じさせる。アドレス・カウ
ンタ2の鍛工位桁にはゲート6、+1回路7が結合され
てお如、テスト4−ド時においてカウンタ2を1ずつカ
ウント・アップさせる。
アドレス・カウンタOカウント・アップにともない、メ
倚り・アドレス杜次々と昇順に選択される。
倚り・アドレス杜次々と昇順に選択される。
メモリ・アドレス唸、チップφo o r oooo
o。
o。
00」からチップ≠15のr 11111111 Jま
で256ステツプあり、もし初期設定位置であるチップ
中00アドレスr 00000000 Jからテストを
開始したとすると、チップ÷15に達するのには、少な
くとも241回のテストを経る必要があつ九。このよう
に、従来の方法ではテストの早期において全てのチップ
の機能をおおよそ確認することは不可能であ−)九。
で256ステツプあり、もし初期設定位置であるチップ
中00アドレスr 00000000 Jからテストを
開始したとすると、チップ÷15に達するのには、少な
くとも241回のテストを経る必要があつ九。このよう
に、従来の方法ではテストの早期において全てのチップ
の機能をおおよそ確認することは不可能であ−)九。
第2図は2本発明の方法を実施したメモリーテスト回路
01例を示す。第2図の回路が第1図の回路と相違して
いる点は、アドレス壷カウンタ20出力ビット配列を上
位ビットと下位ビットとで反転させてデコーダ3.4へ
加えるようにしたこと。
01例を示す。第2図の回路が第1図の回路と相違して
いる点は、アドレス壷カウンタ20出力ビット配列を上
位ビットと下位ビットとで反転させてデコーダ3.4へ
加えるようにしたこと。
初期設定を[11111111)としたこと、および+
1@路フを一1回路Sに変えたことの3点である。
1@路フを一1回路Sに変えたことの3点である。
アドレス拳カウンタ2の出力を上下反転してデコーダへ
加えたことにより、アドレスカラ2220歩進は最上位
桁を基点にして逆立ちの形で進行することに表る。この
方法によシ発生されたメモリ番アドレスの順列を、わか
)易くするため4ビツトの鳩舎で示すと次のようになる
。
加えたことにより、アドレスカラ2220歩進は最上位
桁を基点にして逆立ちの形で進行することに表る。この
方法によシ発生されたメモリ番アドレスの順列を、わか
)易くするため4ビツトの鳩舎で示すと次のようになる
。
■ 1111
■ 0 1 1 1
■ 1 0 1 1
■ 0 0 1 1
■ 1 1 0 1
■ 0101
■ 1 0 0 1
■ 0001
■ 1 1 1 0
[相] 011G
@ 101G
@ ooi。
9 1100
@ oio。
@ 10G。
@ ooo。
同様にして、第2図の回路について説明すると。
まず初期設定位置をチップ+15のアドレス〔1111
1111]とし、最初のテストを行なう0次にチップφ
7のアドレス(oxxlllll ”! (図示せず)
を選択してテストし、更にチップ+110(10111
111 ) 、 チップ÷3の(00111111)
と続き。
1111]とし、最初のテストを行なう0次にチップφ
7のアドレス(oxxlllll ”! (図示せず)
を選択してテストし、更にチップ+110(10111
111 ) 、 チップ÷3の(00111111)
と続き。
16回で全部のチップを1巡することがで色る。
なお、第2図の回路は、アドレス・カウンタ2の初期設
定を(11111111)とし、−1回路8によって上
位桁からカウント・ダウンする方法を用いたが、アドレ
スΦカウンタ2の初期設定を〔00000000)とし
、+1回路によって上位桁からカウント−アップするよ
うに構成することもできる。
定を(11111111)とし、−1回路8によって上
位桁からカウント・ダウンする方法を用いたが、アドレ
スΦカウンタ2の初期設定を〔00000000)とし
、+1回路によって上位桁からカウント−アップするよ
うに構成することもできる。
第3図は、第2図の回路におけるアドレス発生回路を、
ソフトウェア的方法によシ実現する場合の実施例のフロ
−1チャートである。図について説明すると、tず最大
アドレス[11111111)をレジスタ人に初期設定
すbfi)。同じく減数〔00000001)をレジス
タBに初期設定する(口)。続いてレジスタ人の値から
レジスタBO値を減算しレジスタCに格納する0゜レジ
スタCの内容のビット配列を上下反転するに)。アドレ
スDQに)の結果を書き込む(ホ)。レジスタBを+1
する(へ)。レジスタBの値が(11111111)に
なるまでeつからの処理を繰シ返しくト)、レジスタB
の値が(11111111)となプたとき、終了するめ
。
ソフトウェア的方法によシ実現する場合の実施例のフロ
−1チャートである。図について説明すると、tず最大
アドレス[11111111)をレジスタ人に初期設定
すbfi)。同じく減数〔00000001)をレジス
タBに初期設定する(口)。続いてレジスタ人の値から
レジスタBO値を減算しレジスタCに格納する0゜レジ
スタCの内容のビット配列を上下反転するに)。アドレ
スDQに)の結果を書き込む(ホ)。レジスタBを+1
する(へ)。レジスタBの値が(11111111)に
なるまでeつからの処理を繰シ返しくト)、レジスタB
の値が(11111111)となプたとき、終了するめ
。
以上の説明は1便宜上比較的小規模なメモリを例にして
なされ九が9本発明は、大規模なメモリ・システムにお
いても全く同様に適用できる4のであp、しかもメモリ
容量が大きく、ノ(ンク数。
なされ九が9本発明は、大規模なメモリ・システムにお
いても全く同様に適用できる4のであp、しかもメモリ
容量が大きく、ノ(ンク数。
カード数あるいはチップ数が多い程2本発明による早期
機能線iIo効来が大きく得られることは明らかである
。
機能線iIo効来が大きく得られることは明らかである
。
第1図は、従来の方法を用いたメモリのテスト回路、第
2図は9本発9i1o方法で実施したメモリ・テスト回
路の1例、嬉3図は1本発明の方法におけるアドレスの
発生をソフトウェア的方法によ如実現する場合の1実施
例を示すフロー−チャートである。 図において、1はテストされるメモリ、2はアドレス・
カウンタ、3はチップ婦セレクト用テコーダ、4娘テッ
グ内アドレス骨セレクト用デコーダ、Sはゲート、6は
テス)−モード信号によシアドレス・カウンタ20$進
を行なわせるゲート。 7は+1回路、6は一1回路である。 特許出願人 富士通株式会社 代理人弁還士 森 1) 寛
2図は9本発9i1o方法で実施したメモリ・テスト回
路の1例、嬉3図は1本発明の方法におけるアドレスの
発生をソフトウェア的方法によ如実現する場合の1実施
例を示すフロー−チャートである。 図において、1はテストされるメモリ、2はアドレス・
カウンタ、3はチップ婦セレクト用テコーダ、4娘テッ
グ内アドレス骨セレクト用デコーダ、Sはゲート、6は
テス)−モード信号によシアドレス・カウンタ20$進
を行なわせるゲート。 7は+1回路、6は一1回路である。 特許出願人 富士通株式会社 代理人弁還士 森 1) 寛
Claims (1)
- 【特許請求の範囲】 大容量メ)モリのテストにおいて、アドレス−カウンタ
の出力ビツト配列を上位と下位反転したものをアドレス
としてテストすべきメモリに与え。 アドレス・カウンタのカウント・アップまたはカウント
・ダウンにつれてアドレスは上位ビットから変化するよ
うにし、メモリ・テストの早期においてアクセスがメモ
リ全域に分布するようにアドレスの順序を選択してメモ
リのテストを行うことを特徴とする方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56097589A JPS581894A (ja) | 1981-06-25 | 1981-06-25 | メモリのテスト方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56097589A JPS581894A (ja) | 1981-06-25 | 1981-06-25 | メモリのテスト方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS581894A true JPS581894A (ja) | 1983-01-07 |
JPS6232560B2 JPS6232560B2 (ja) | 1987-07-15 |
Family
ID=14196420
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56097589A Granted JPS581894A (ja) | 1981-06-25 | 1981-06-25 | メモリのテスト方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS581894A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61108344A (ja) * | 1984-10-31 | 1986-05-27 | Hoshino Bussan Kk | 早茄でにしてかつ強固な食感を有する乾燥麺類の製法及びその装置 |
WO2005017915A1 (ja) * | 2003-08-18 | 2005-02-24 | Fujitsu Limited | 記憶装置および記憶装置の試験方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5797641A (en) * | 1980-12-10 | 1982-06-17 | Ibm | Integrated circuit chip capable of inspecting buried memory array |
-
1981
- 1981-06-25 JP JP56097589A patent/JPS581894A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5797641A (en) * | 1980-12-10 | 1982-06-17 | Ibm | Integrated circuit chip capable of inspecting buried memory array |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61108344A (ja) * | 1984-10-31 | 1986-05-27 | Hoshino Bussan Kk | 早茄でにしてかつ強固な食感を有する乾燥麺類の製法及びその装置 |
WO2005017915A1 (ja) * | 2003-08-18 | 2005-02-24 | Fujitsu Limited | 記憶装置および記憶装置の試験方法 |
Also Published As
Publication number | Publication date |
---|---|
JPS6232560B2 (ja) | 1987-07-15 |
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