SU1742998A1 - Многоканальный программируемый преобразователь код-фаза - Google Patents

Abstract

Изобретение относитс  к импульсной технике и автоматике и может быть использовано в автоматизированных системах управлени  технологическими процессами дл  генерации импульсных последовательностей по п каналам с высокой разрешающей способностью формировани  фазового сдвига. Цель изобретени  - повышение быстродействи  преобразовани . МногокаИзобретение относитс  к импульсной технике и может быть использовано в автоматизированных системах управлени  технологическими процессами дл  генерации импульсных последовательностей по п каналам с высокой разрешающей способностью формировани  фазового сдвига. Известен многоканальный генератор импульсов, содержащий генератор тактовых импульсов, логические элементы И, реверсивный счетчик, (п+1) каналов формировани  последовательностей, принальный программируемый преобразователь код-фаза содержит генератор тактовых импульсов, г каналов формировани  последовательностей, шину установки исходного состо ни , делитель частоты, мультиплексор , регистр, шину Лог.1, двунаправленную шину адреса-данных, шину управлени , шину адреса, блок управлени , шину выбора блока пам ти, п/2 блоков пам ти, п/2 устройств управлени , п двунаправленных шин данных, п/2 шин передачи кода периода. Выполнение устройства согласно изобретению позвол ет реализовать многоканальный программируемый преобразователь код-фаза, ориентированный на использование совместно с микро- ЭВМ и позвол ющий осуществл ть формирование фазосдвинутых сигналов, требующих высокой частоты смены фазового сдвига, что достигаетс  путем использовани  блоков пам ти с последовательной записью и параллельным считыванием, а также применением алгоритма эффективного кодировани . 4 з.п. ф-лы, 7 ил. чем каналы с 1-го по n-й содержат блок элементов И, триггер, регистр пам ти, блок сравнени , а (п+1) канал содержит блок элементов И, триггер, регистр пам ти, блок сравнени , блок ключей. Недостатками указанного устройства  вл ютс  невысока  максимально возможна  скорость смены информации о временных параметрах сигналов, св занна  с необходимостью регул рной записи информации в регистры пам ти каждого из п каналов и завис ща  от числа каналов п, а также VI fcb к ю ю 00

Description

возможность возникновени  сбоев при смене информации из-за того, что моменты записи информации в регистры пам ти не синхронизированы с работой каналов формировани  последовательностей.

Известен также многоканальный преобразователь кода во временной интервал, содержащий генератор импульсов, распределитель каналов, реверсивный счетчик, блок сравнени , запоминающее устройство , п элементов И, п триггеров.

Недостатком указанного устройства  вл етс  невозможность изменени  информации о временных интервалах более чем по одному из п каналов в каждом цикле считывани  запоминающего устройства, а следовательно , невозможность использовани  указанного преобразовател  при требовании высокой скорости смены информации. Наиболее близким к за вл емому по технической сущности и достигаемому результату  вл етс  многоканальный программируемый преобразователь код-фаза, содержащий генератор тактовых импульсов , регистр пам ти, реверсивный счетчик, счетный триггер, п каналов формировани  последовательностей, п элементов ИЛИ- НЕ, шину данных, шину строба данных, регистр данных, шину состо ний и шину строба состо ний, регистр состо ний, шину установки исходного состо ни , делитель частоты, мультиплексор, регистр адреса 1 мультиплексора, дешифратор, триггер, три элемента ИЛИ-НЕ, два инвертора, элемент 2И-ИЛИ-НЕ, счетчик периодов, шину Лог.1, при этом каждый канал формировани  последовательностей с первого по п-й содержит регистр пам ти, схему сравнени , счетныйтриггер, элемент2И-ИЛИ-НЕ и инвертор , шина Лог.1 присоединена к первому входу мультиплексора, второй вход которого присоединен к выходу генератора тактовых импульсов и к входу делител  частоты , t выходов которого соединены с входами мультиплексора с третьего по (t+2)-ft вход, h адресных входов которого соединены с выходами регистра адреса мультиплексора .

Недостатком известного устройства  вл етс  ограниченна  частота изменени  ин- формации в каждом из каналов формировани  последовательностей, завис ща  от скорости передачи информации из внешнего устройства в регистры пам ти каналов , котора  не может превышать предельного , сравнительно низкого значени , определ емого примен емым интерфейсом св зи, а также от числа каналов формировани  последовательностей и уменьшающа с  при увеличении числа каналов п.

Целью изобретени   вл етс  повышение быстродействи .

Указанна  цель достигаетс  тем, что в многоканальный программируемый преобразователь код-фаза, содержащий генератор тактовых импульсов, выход которого соединен с входом делител  частоты и первым информационным входом мультиплексора , второй информационный вход

0 которого  вл етс  шиной логической единицы , информационные входы с третьего по (х+2}-й включительно соединены с соответствующими из t выходов делител  частоты, адресные входы подключены к соответству5 ющим выходам регистра, а выход соединен с первым входом синхронизации блока управлени , входы установки адреса которого подключены к шине адреса, первый выход первой группы выходов соединен с такто0 вым входом регистра, входы строба адреса . и сигнала записи  вл ютс  соответственно входными шинами строба адреса и сигнала записи, а вход установки исходного состо ни ,  вл ющийс  входной шиной установки

5 исходного состо ни , объединен с одноименными входами п каналов формировани  последовательностей, выходы которых  вл ютс  соответствующими информационными выходными шинами, введены двунап0 равленна  шина адресов-данных, п/2 устройств управлени  и п/2 блоков пам ти, первые и вторые вход-выходы данных Ьго блока пам ти, где I 1, 2,..., п/2 соответственно соединены с соответствующими вхо5 дами-выходами данных 2 1-го и (2-Ы)-го каналов формировани  последовательностей , выходы соединены с соответствующими входами группы входов 2-1-го и (2-1-1)-го каналов формировани  последовательноо стей, а третьи входы-выходы данных объединены с соответствующими входами-выходами данных блока управлени  и соединены с соответствующими входами-выходами двунаправленной шины

5 адресов-данных,  вл ющейс  входно-вы- ходной шиной адресов-данных, первый выход делител  частоты соединен с первыми входами синхронизации п/2 блоков пам ти и вторым входом синхронизации блока уп0 равлени , второй выход первой группы выходов которого соединен с входами пуска п/2 устройств управлени  и с первыми входами пуска п/2 блоков пам ти, выходы с третьего по восьмой включительно первой

5 группы выходов блока управлени  соединены соответственно с входами строба периодов , записи-чтени , записи адреса, строба адреса, инкрементации адреса и выбора кристалла п/2 блоков пам ти, вход сброса первого из которых объединен с входами

сброса остальных (п/2-1) блоков пам ти, регистра, с входами установки исходного состо ни  п/2 устройств управлени  и с входом установки исходного состо ни  блока управлени , третий вход синхронизации 5 которого соединен с вторым входом делите  частоты, первый вход синхронизации объединен с входами синхронизации п/2 устройств управлени  и с вторыми входами синхронизации п/2 блоков пам ти, выходы 10 с дев того по двенадцатый включительно первой группы выходов блока управлени  соединены соответственно с входами строба данных п каналов формировани  послеовательностей , с входами первого строба 15 данных п/2 устройств управлени , вторыми входами пуска п/2 блоков пам ти и входами второго строба данных п/2 устройств управени , выход окончани  ввода-вывода первого блока пам ти объединен с одноименными 20 входами остальных (п/2-1) блоков пам ти и подключен к одноименному входу блока управлени , выходы с первого по n/2-й второй группы выходов которого соединены с входами выбора канала соответствующего блока 25 пам ти, (п/2 + 1)-й и (п/2+2)-й выходы второй группы выходов блока управлени  соответственно соединены с первыми входами управлени  направлением передачи п/2 блоков пам ти, выход и вход чтени  30 блока управлени   вл ютс  соответственно выходной шиной сигнала ответа и входной шиной чтени , информационные входы регистра соединены с соответствующими входами-выходами двунаправленной шины 35 адресов-данных, выходы с первого по четвертый 1-го устройства управлени  соединены соответственно с входами записи 2-i-ro и (2-1-1)-го и с входами сравнени  2-1-го и (2х i-1)-ro каналов формировани  последова- 40 ельностей, выходы старших разр дов которых соединены соответственно с первым и вторым входами старших разр дов устройтва управлени .

Кроме того, блок управлени  содержит 45 ва селектора адреса, двухканальный программируемый таймер, три элемента ИЛИ- НЕ, два элемента ИЛИ, восемь регистров сдвига, четыре триггера, регистр периода, счетчик периода, четыре инвертора, четыре 50 элемента 2И, элемент2И-НЕ, мультивибраор , при этом вход сброса таймера подклюен к входам сброса регистров сдвига с первого по восьмой, триггеров с первого по третий, регистра периода, мультивибрато- 55 ра. к второму входу второго элементами и  вл етс  входом сброса блока управлени , входы адреса-данных первого и второго се- ектора адреса соединены между собой, с входами-выходами данных таймера, с входами данных регистра периода и  вл ютс  входами-выходами адреса-данных блока управлени , первый вход-выход,адреса-данных подключен к установочным входам первого и четвертого триггеров, входы строба адреса, считывани  и записи первого се- лектора адреса соединены с соответствующими входами второго селектора адреса и  вл ютс  входами управлени  блока управлени  с первого по третий соответственно , выход ответа первого селектора адреса соединен с выходом, ответа второго селектора адреса и  вл етс  выходом ответа блока управлени , адресные входы первого и второго селекторов адреса  вл ютс  соответственно первой и второй группой входов установки адреса, выход записи первого селектора адреса подключен к установочному входу первого регистра сдвига, к вторым входам элементов ИЛИ-НЕ с первого по третий и к вторым входам первого и второго элементов ИЛИ, вход готовности соединен с выходом первого сдвигового регистра , первый, второй, четвертый и п тый выходы выборки кристалла подключены к первым входам соответственно первого и второго элементов ИЛИ-НЕ, второго элемента ИЛИ, третьего элемента ИЛИ-НЕ, третий выход выборки кристалла соединен с первым входом первого элемента ИЛИ и  вл етс  п тым выходом первой группы сигналов управлени , выход записи второго селектора адреса соединен с входом записи двухканального программируемого таймера и  вл етс  выходом (п/2+1)-го разр да второй группы сигналов управлени , вход готовности подключен к выходу первого элемента 2И, выход чтени  соединен с входом чтени  таймера и  вл етс  выходом (п/2+2)-го разр да второй группы сигналов управлени , выходы выборки кристалла с первого по п/2  вл ютс  соответственно выходами (1 ..,(п/2)) разр дов второй группы Сигналов управлени , выходы выборки кристалла с ((п/2)+1)-го по ((п/2)+3)-й подключены соответственно к входам выборки кристалла таймера с первого по третий, первый синхровход которого соединен с выходом четвертого элемента 2И, второй синхровход подключен к первому выходу этого же таймера и к установочному входу второго регистра сдвига, вход сброса второго канала соединен с выходом второго элемента 2 И и со входом сброса четвертого триггера, второй выход подключен к установочному входу третьего регистра сдвига, выход готовности соединен с первым входом первого элемента 2И, второй вход которого подключен к выходу четвертого инвертора, вход которого  вл етс  тринадцатым разр ом первой группы сигналов управлени , выходы первого элемента ИЛИ-НЕ, первого триггера, первого элемента ИЛИ, первого инвертора, второй выход второго регистра

сдвига, выход п того регистра сдвига, первый и второй выходы шестого регистра сдвига и выход седьмого регистра сдвига  вл ютс  соответственно первым, четвертым , шестым-двенадцатым выходами первой -группы сигналов управлени , пр мой выход четвертого триггера и выход второго элемента ИЛИ подключены соответственно к второму входу четвертого элемента 2И и к установочному входу второго триггера и  вл ютс  соответственно вторым и третьим выходами первой группы сигналов управлени , выходы второго и третьего элементов ИЛИ-НЕ соединены с синхровходами соответственно первого и четвертого триггеров, синхровход второго триггера подключен к синхровходам третьего триггера, первого, второго и третьего регистров сдвига и  вл етс  первым синхровходом блока управлени , синхровход восьмого регистра сдвига  вл етс  вторым синхровходом блока управлени , синхровход счетчика периода подключен к синхровходам п того, шестого, седьмого регистров сдвига и  вл етс  третьим синхровходом блока управлени , вход разрешени  счета счетчика периода соединен с инверсным выходом четвертого триггера , входы данных подключены к выходам данных регистра периода, вход записи соединен с установочным входом мультивибратора и с выходом третьего элемента 2И, выход индикации нулевого состо ни  подключен к первому входу третьего элемента 2И. второй вход которого соединен с выходом третьего триггера, установочный вход которого подключен к инверсному выходу второго триггера и к входу записи регистра периода, первый выход второго регистра сдвига соединен с входом первого инвертора , третий выход подключен к входу второго инвертора, выход которого соединен с установочным входом четвертого регистра сдвига , синхровход которого подключен к выходу восьмого регистра сдвига, выходы с первого по третий соединены с установочными входами соответственно п того, шестого и седьмого регистров сдвига, первый выход третьего регистра сдвига подключен к входу третьего инвертора, выход которого соединен с вторым входом элемента 2И- НЕ, первый вход которого подключен к второму выходу третьего регистра сдвига, а выход соединен с первым входом второго элемента 2И, пр мой и инверсный выходы мультивибратора подключены соответственно к установочному входу восьмого регистра сдвига и к первому входу четвертого элемента 2И, Каждый из блоков пам ти содержит три магистральных приемопередатчика , тринадцать элементов ИЛИ, элемент

ИЛИ-НЕ, инвертор, четыре элемента ЗИ, два регистра сдвига, три триггера, элемент 2И-НЕ с открытым коллектором, два элемента 2И, регистр периода, счетчик периода , счетчик адреса, два оперативных

запоминающих устройства, внутреннюю двунаправленную шину данных, при этом вход сдброса первого регистра сдвига подключен к входам сброса второго регистра сдвига, первого и второго триггеров, регистра периода, счетчика адреса и  вл етс  входом сброса блока пам ти, первый двунаправленный канал передачи данных первого магистрального приемопередатчика  вл етс  входами-выходами данных блока пам ти, перва  группа сигналов управлени  подключена к составным част м блока пам ти, при этом вход сброса третьего триггера  вл етс  входом первого пуска, первый вход второго элемента ИЛИ соединен с третьими входами первого и второго элементов ЗИ и  вл етс  входом строба периода блока пам ти, входы записи-считывани  первого и второго оперативных запоминающих устройств объединены между собой и  вл ютс  входами записи-считывани  блока пам ти, вход записи счетчика адреса соединен с вторым входом первого элемента ЗИ и  вл етс  входом записи адреса блока пам ти, второй вход второго элемента ЗИ подключен к первому входу элемента ИЛИ-НЕ и  вл етс  входом строба адреса блока пам ти, первый вход двенадцатого элемента ИЛИ  вл етс  входом инкрементации адреса блока пам ти, вторые входы третьего и четвертого элементов ЗИ соединены между собой и  вл ютс  входом выбора кристалла блока пам ти, синхровход третьего триггера  вл етс  входом второго пуска блока пам ти, выход элемента 2И-НЕ с открытым коллектором  вл етс  выходом завершени  ввода-вывода, втора  группа сигналов управлени  подключена к составным част м блока пам ти так, что первый вход первого элемента ЗИ соединен с

первым входом первого элемента ИЛИ, с вторыми входами п того и шестого элементов ИЛИ и  вл етс  входом выбора канала, первый вход второго элемента ЗИ подключен к вторым входам седьмого и тринадцатого элементов ИЛИ и  вл етс  первым входом указани  направлени  передачи, первый вход четвертого элемента ИЛИ соединен с вторыми входами первого и третьего элементов ИЛИ и  вл етс  вторым входом указани 

направлени  передачи блока пам ти, синх- ровходы первого и второго регистров сдвига , первого и второго триггеров объединены между собой и  вл ютс  первым синхровхо- дом блока пам ти, синхровход счетчика периода  вл етс  вторым синхровходом блока пам ти, вход выборки кристалла первого магистрального приемопередатчика соединен с выходом первого элемента ЗИ, первый вход указани  направлени  передачи подключен к выходу второго элемента ЗИ, второй вход указани  направлени  передачи соединен с выходом четвертого элемента ИЛИ, второй двунаправленный канал передачи данных подключен к внутренней дву- направленной шине данных, выход Выполнено соединен с первыми входами третьего и седьмого элементов ИЛИ, с вторыми входами второго элемента ИЛИ и элемента ИЛИ-НЕ, выход которого подключен к второму входу двенадцатого элемента ИЛИ, выход которого соединен с синхровходом счетчика адреса, входы данных которого соединены с входами данных регистра периода, первыми двунаправленными каналами передачи данных второго и третьего магистральных приемопередатчиков и внутренней двунаправленной шиной данных, выходы, кроме старшего разр да, подключены к адресным входам первого и второго оперативного запоминающего устройства, выход старшего разр да соединен с первым входом шестого элемента ИЛИ и с входом инвертора, выход которого подключен к первому входу п того элемента ИЛИ, выход которого соединен с вторыми входами восьмого , дес того элементов ИЛИ и с входом выборки кристалла третьего магистрального приемопередатчика, второй двунаправленный канал передачи данных которого подключен к входам-выходам второго оперативного запоминающего устройства и  вл етс  второй группой выходов данных блока пам ти, второй вход указани  направлени  передачи подключен к второму входу указани  направлени  передачи второго магистрального приемопередатчика и к первому выходу второго регистра сдвига, первый вход указани  направлени  передачи соединен с выходом седьмого элемента ИЛИ и с первым входом указани  направлени  передачи второго магистрального приемопередатчика , вход выборки кристалла которого соединен с вторыми входами дев того и одиннадцатого элементов ИЛИ и с выходом шестого элемента ИЛИ, второй двунаправленный канал передачи данных подключен к входам-выходам первого оперативного запоминающего устройства и  вл етс  первой группой выходов данных

блока пам ти, выход Выполнено соединен с первым входом первого элемента 2И. второй вход которого подключен к выходу Выполнено третьего магистрального 5 приемопередатчика, выход соединен с вторым входом четвертого элемента ИЛИ и с первым входом тринадцатого элемента ИЛИ, выход которого подключен к установочному входу первого регистра сдвига,

0 первый выход которого соединен с первыми входами восьмого и дев того элементов ИЛИ, второй выход подключен к второму входу элемента 2И-НЕ с открытым коллектором , первый вход которого соединен с

5 выходом третьего элемента ИЛИ, выход первого элемента ИЛИ подключен к установочному входу второго регистра сдвига, второй выход которого соединен с первым входом дес того элемента ИЛИ и с первым входом

0 одиннадцатого элемента ИЛИ, выход которого подключен к третьему входу четвертого элемента ЗИ, первый вход которого соединен с выходом дев того элемента ИЛИ, выход подключен к входу выборки кристалла пер5 вого оперативного запоминающего устройства , вход выборки кристалла второго оперативного запоминающего устройства соединен с выходом третьего элемента ЗИ, первый и третий входы которого подключе0 ны соответственно к выходам восьмого и дев того элементов ИЛИ, выход второго элемента ИЛИ соединен с установочным входом первого триггера, инверсный выход которого подключен к синхровходу регистра

5 периода и к установочному входу второго триггера, инверсный выход которого соединен с вторым входом второго элемента 2И, первый вход которого подключен к выходу индикации нулевого состо ни  счетчика пе0 риода , выход соединен с входом записи счетчика периода, вход разрешени  счета которого подключен к инверсному выходу третьего триггера, входы данных соединены с выходами данных регистра периода, выхо5 ды данных  вл ютс  группой выходов передачи кода периода блока пам ти. Каждый из каналов формировани  последовательностей содержит регистр пам ти, регистр фазовращател , схему сравнени , счетный

0 триггер г инвертор, при этом вход сброса регистра пам ти соединен с входами сброса регистра фазовращател  и счетного триггера и  вл етс  входом установки исходного состо ни  канала, входы данных регистра

5 пам ти  вл ютс  входами данных канала, синхровход регистра пам ти  вл етс  входом строба данных канала, выход старшего разр да  вл етс  выходом старшего разр да канала, выходы данных, кроме старшего разр да, подключены к входам данных регистра фазовращател , синхровход которого  вл етс  входом записи кайалэ, выходы данных соединены с второй группой входов схемы сравнени , перва  группа входов которой  вл етс  группой входов передачи кода периода, вход разрешени  сравнени   вл етс  входом сравнени  канала, выход подключен к синхровходу счетного триггера , установочный вход которого соединен со своим инверсным выходом и входом инвертора , выход которого  вл етс  выходом Uk канала с номером k. Каждое из устройств управлени  каналами формировани  последовательностей содержит шесть триггеров, п ть инверторов, два элемента ИЛИ-НЕ, два элемента ЗИ, четыре элемента 2И- ИЛИ-НЕ, при этом вход первого инвертора  вл етс  входом установки исходного состо ни  устройства управлени , второй вход первого элемента ЗИ соединен с вторым входом второго элемента ЗИ и  вл етс  синхровходори устройства управлени , вход сброса первого триггера  вл етс  входом пуска устройства управлени , синхровход соединен с синхровходом третьего триггера, с вторым входом второго элемента ИЛИ-НЕ, с входом третьего инвертора и  вл етс  входом первого строба данных фазовращател , вход п того инвертора соединен с вторым входом первого элемента ИЛИ-НЕ и  вл етс  входом второго строба данных фазовращател , синхровход второго триггера подключен к входу второго инвертора, к второму входу второго элемента 2И-ИЛИ-НЕ и  вл етс  первым входом старшего разр да устройства управлени , синхровход п того триггера соединен с входом четвертого инвертора , с третьим входом четвертого элемента 2И-ИЛИ-НЕ и  вл етс  вторым входом старшего разр да устройства управлени , выход первого триггера подключен к первым входам первого и второго элементов ЗИ, третьи входы которых соединены соответственно с выходами первого и третьего элементов 2И-ИЛИ-НЕ, выходы  вл ютс  соответственно четвертым и третьим выходами устройства управлени , выход первого инвертора подключен к первым входам первого и второго элементов ИЛИ- НЕ, выходы которых соединены с входами сброса соответственно второго, третьего, п того, четвертого, шестого триггеров, выход второго триггера соединен с первым входом первого элемента 2И-ИЛИ-НЕ, второй вход которого подключен к выходу третьего триггера и к второму входу третьего элемента 2И-ИЛИ-НЕ, третий и четвертый входы соединены между собой и с выходом четвертого триггера, синхровход которого подключен к выходу второго инвертора и к третьему входу второго элемента 2И-ИЛИ-НЕ, первый вход которого соединен с выходом п того инвертора и с четвертым входом четвертого элемента 2ИИЛИ-НЕ , выход  вл етс  первым выходом устройства управлени , четвертый вход соединен с выходом третьего инвертора и с вторым входом четвертого элемента 2И- ИЛИ-НЕ, выход которого  вл етс  вторым

0 выходом устройства управлени , первый вход соединен с выходом четвертого инвертора и с синхровходом шестого триггера, выход которого подключен к третьему и четвертому входам третьего элемента 2И5 ИЛИ-НЕ, первый вход которого соединен с выходом п того триггера,

На фиг.1 приведена функциональна  схема многоканального программируемого преобразовател  код-фаза; на фиг.2 - фун0 кциональна  схема устройства управлени ; на фиг.З - функциональна  схема блока пам ти; на фиг.4 - функциональные схемы каналов формировани  последовательностей и устройства управлени  каналами формирова5 ни  последовательностей; на фиг,5 - времен- ные диаграммы режима начального программировани  преобразовател ; на фиг.6 - временные диаграммы режима формировани  фазосдвинутых последовательно0 стей; на фиг.7 - временные диаграммы работы каналов формировани  последовательностей и устройствуправлени  каналами. Преобразователь (фиг.1) содержит генератор 1 тактовых импульсов, п каналов 2

5 формировани  последовательностей, шину

3установки исходного состо ни , делитель

4частоты, мультиплексор 5, регистр 6, шину Лог,1 7, двунаправленную шину 8 адреса- данных, шину 9 управлени , шину 10 адре0 са, блок 11 управлени , шину 12 выбора блока пам ти, п/2 блоков 13 пам ти, п/2 устройств 14 управлени  каналами формировани  последовательностей, п двунаправленных шин 15 данных, п/2 шин 16

5 передачи кода периода. Выход генератора 1 тактовых импульсов соединен с вторым входом мультиплексора 5 и входом делител  4 частоты, t выходов которого соединены с входами мультиплексора 5 с третьего по

0 (г+2)-й вход, первый вход мультиплексора присоединен к шине Лог.1, h адресных входов соединены с выходами регистра 6, выход 5.1 соединен с третьим синхровходом блока 11 управлени , с вторыми синхровхо5 дами блоков пам ти 13i...13n/2, с синхровхо- дами устройств 14i...14n/2 управлени , с третьим синхровходом блока 11 управлени , второй синхровход которого соединен с вторым выходом 4.2 делител  частоты, первый синхровход подключен к первому

выходу 4.1 делител  4 частоты и к первым синхровходам блоков 13i...13n/2 пам ти, вход сброса соединен с шиной 3 установки исходного состо ни , с входом сброса регистра 6, с входами установки исходного состо ни  каналов 2i...2n формировани  последовательностей , с входами установки исходного состо ни  устройств 14i...14n/2 управлени  каналами формировани  последовательностей , с входами сброса блоков 13i..,13n/2 пам ти, входы-выходы адреса- данныхподключены к двунаправленной шине 8 адреса-данных, входам-выходам данных блоков 13i...13n/2 пам ти и к h информационным входам регистра 6, входы управлени  с первого по третий соединены с соответствующими разр дами шины 9 управлени , выход ответа подключен к четвертому разр ду шины 9 управлени , входы установки адреса подключены к шине 10 адреса, перва  группа сигналов управлени  соединена с составными част ми преобразовател  так, что первый выход 11.1 подключен к синхровходу регистра адреса мультиплексора б, выходы 11.2,11.10,11.12 подключены соответственно к входам пуска , первого строба данных фазовращател  и второго строба данных фазовращател  устройств 14i...14n/2 управлени  каналами формировани  последовательностей, выходы 11.2... 11.8, 11.11 соединены соответственно с входами первого пуска, строба периода, записи-считывани , записи адреса , строба адреса, инкрементации адреса, выбора кристалла, второго пуска блоков 131...13п/2-пам ти, выход 11.9 подключен к входам строба данных каналов 2i...2n формировани  последовательностей, 13-й разр д первой группы сигналов управлени ,  вл ющийс  входом, соединен с выходом завершени  ввода-вывода блоков 131...13л/2 пам ти, втора  группа сигналов управлени  подключена к шине выбора блока 12 пам ти так, «то разр ды 12.1...12.П/2 соединены соответственно с входами выбора канала блоков 13i...13n/2 пам ти, разр ды 12.П/2-М и 12.П/2+2 подключены соответственно к первому и второму входам указани  направлени  передачи блоков 13i...13n/2 пам ти, каждый из которых соединен с двум  каналами 2 формировани  последовательностей, при этом перва  и втора  группа выходов данных каждого блока 13 пам ти посредством двунаправленных шин 15 данных соединена с входами данных каналов 2 формировани  последовательностей , имеющих соответственно нечетные и четные номера, группа выходов передачи кода периода посредством шин 16 передачи кода периода соединена с группами входов передачи кода периода каналов 2, имеющих нечетные и четные номера, каждое из устройств 14 управлени  каналами формировани  последовательностей соеди- 5 нено с двум  каналами 2 формировани  по- следовательностей, при этом выходы старшего разр да каналов 2, имеющих нечетные и четные номера, соединены соответственно с первыми и вторыми входами

0 старших разр дов устройства 14 управлени  каналами, выходы с первого по четвертый каждого из устройств управлени  каналами подключены соответственно к входам записи каналов 2 с нечетными и чет5 ными номерами и к входам сравнени  каналов 2 с четными и нечетными номерами, выходы каналов формировани  последовательностей 2  вл ютс  выходами преобразовател .

0 Блок 11 управлени  (фиг.2) содержит два селектора 17 и 18 адреса двухканальный программируемый таймер 19,-три элемента ИЛИ-НЕ 20-22, два элемента ИЛИ 23 и 24, восемь регистров 25-32 сдвига, четыре

5 триггера 33-36,, регистр 37 периода, счетчик 38 периода, четыре инвертора 39-42, четыре элемента 2И 43-46, элемент 2И-НЕ 47, мультивибратор 48, при этом вход сброса таймера 19 подключен к входам сброса ре0 гистров 25-32 сдвига, триггеров 33-35, регистра 37 периода, мультивибратора 48, к второму входу элемента 2И 44 и  вл етс  входом сброса блока управлени , входы адреса-данных селекторов 17 и 18 адреса сое5 динены между собой, с входами-выходами данных таймера 19, с входами данных регистра 37 периода и  вл ютс  входами-выходами адреса-данных блока управлени , первый вход-выход адреса-данных подклю0 чен к установочным входам триггеров 33 и 36, входы строба адреса, считывани  и записи селектора 17 адреса соединен с соответствующими входами селектора 18 адреса и  вл ютс  входами управлени  блока управ5 лени  с первого по третий соответственно, выход ответа селектора 17 адреса соединен с выходом ответа селектора 18 адреса и  вл етс  выходом ответа блока управлени , адресные вхсды селекторов 17 и 18 адреса

0  вл ютс  соответственно первой и второй группой входов установки адреса,-выход записи селектора 17 адреса подключен к установочному входу регистра Я5 сдвига, к вторым входам элементов ИЛИ-НЕ 29-22 и

5 к вторым входам элементов ИЛИ 23 и 24, вход готовности соединен с выходом сдвигового регистра 25, первый, второй, четвертый и п тый выходы выборки кристалла подключены к первым входам соответственно элементов ИЛИ-НЕ 20 и 21, элемента

ИЛИ 24, элемента ИЛИ-НЕ 22, третий выход выборки кристалла соединен с первым входом элемента ИЛИ 23 и  вл етс  выходом 11.5 первой группы сигналов управлени , выход записи второго селектора 18 адреса соединен с входом записи таймера 19 и  вл етс  выходом 12.П/2-Н второй группы сигналов управлени , вход готовности подключен к выходу элемента 2И 43 выход чтени  соединен с входом чтени  таймера 19 и  вл етс  выходом 12.П/2+2, выходы выборки кристалла с первого по п/2  вл ютс  соответственно выходами 12.1...12.п/2 блока управлени , выходы выборки кристалла с ((п/2)+1)-го по ((п/2)+3)-й подключены соответственно к входам выборки кристалла с первого по третий таймера 19, первый синхровход которого соединен с выходом элемента 2И 46, второй синхровход подключен к первому выходу этого же таймера 19 и к установочному входу регистра 26 сдвига, вход сброса второго канала соединен с выходом элемента 2И 44 и с входом сброса триггера 36, второй выход подключён к установочному входу регистра 27 сдвига, выход готовности соединен с первым входом элемента 2И 43, второй вход которого подключен к выходу инвертора 42, вход которого  вл етс  входом 11.13 первой группы сигналов управлени , выходы элемента ИЛИ-НЕ 20, триггера 33, элемента ИЛИ 23, инвертора 39, второй выход регистра 26 сдвига, выход регистра

29сдвига, первый и второй выходы регистра

30сдвига и выход регистра 31 сдвига  вл ютс  соответственно выходами 11.1, 11.4, 11.6...11.12 блока управлени , пр мой вы- ход триггера 36 и выход элемента 24 подключены соответственно к второму входу элемента 2И 46 и к установочному входу триггера 34 и  вл ютс  соответственно выходами 11.2 и 11.3 блока управлени , выходы элементов ИЛИ-НЕ 21 и 22 соединены с синхровходами триггеров 33 и 36 соответственно , синхровход триггера 34 подключен к синхровходам триггера 35, регистров 25-27 сдвига и  вл ютс  первым синхровходом блока управлени , синхровход регистра 32 сдвига  вл етс  вторым синхровходом блока управлени , синхровход счетчика 38 периода подключен к синхровходам регистров 29-31 сдвига и  вл етс  третьим синхровходом блока управлени , вход разрешени  счета счетчика 38 периода соединен с инверсным выходом триггера 36, входы данных подключены к выходам данных регистров 37 периода, вход записи соединен с установочным входом мультивибратора 48 и с выходом элемента 2И 45 выход индикации нулевого состо ни  подключен к

первому входу элемента 2И 45, второй вход которого соединен с выходом триггера 35, установочный вход которого подключен к инверсному выходу триггера 34 и к входу

записи регистра 37 периода, первый выход регистра 26 сдвига соединен с входом инвертора 39, третий выход подключен к входу инвертора 40, выход которого соединен с установочным входом регистра 32 сдвига,

0 выходы с первого по третий соединены с установочными входами регистров 29-31 сдвига соответственно, первый выход регистра 27 сдвига подключен к входу инвертора 41, выход которого соединен с вторым вхо5 дом элемента 2И-НЕ 47, первый вход которого подключен к второму выходу регистра 27 сдвига, а выход соединен с первым входом элемента 2И 44, пр мой и инверсный выходы мультивибратора 48 подключены

0 соответственно к установочному входу регистра 32 сдвига и к первому входу элемента 2И46.

Каждый из блоков 13i...13n/2 пам ти (фиг.З) содержит три магистральных при5 емопередатчика 49-51, тринадцать элементов ИЛИ 52-64, элемент ИЛИ-НЕ 65, инвертор 66, четыре элемента ЗИ 67-70, два регистра 71 и 72 сдвига, три триггера 73-75, элемент 2И-Н Е с открытым коллектором 76,

0 два элемента 2И 77 и 78, регистр 79 периода , счетчик 80 периода, счетчик 81 адреса, два оперативных запоминающих устройства 82 и 83, внутреннюю двунаправленную шину 84 данных, при этом вход сброса реги5 стра 71 сдвига подключен к входам сброса регистра 72 сдвига, триггеров 73 и 74, регистра 79 периода, счетчика 81 адреса и  вл етс  входом сброса блока пам ти, первый двунаправленный канал передачи данных

0 магистрального приемопередатчика 49  вл етс  входами-выходами данных блока пам ти , перва  группа сигналов управлени  подключена к составным част м блока пам ти , при этом вход сброса триггера 75  в5 л етс  входом первого пуска, первый вход элемента ИЛИ 53 соединен с третьими входами элементов ЗИ 67 и 68 и  вл етс  входом строба периода блока пам ти, входы записи-считывани  оперативных запомина0 ющих устройств 82 и 83 объединены между собой и  вл ютс  входом записи-считывани  блока пам ти, вход записи счетчика 81 адреса соединен с вторым входом элемента ЗИ 67 и  вл етс  входом записи адреса бло5 ка пам ти; второй вход элемента ЗИ 68 подключен к первому входу элемента VIЛИ-НЕ 65 и  вл етс  входом строба адреса блока пам ти, первый вход элемента ИЛИ 63  вл етс  входом инкрементации адреса блока пам ти, вторые входы элементов ЗИ 69 и 70

соединены между собой и  вл ютс  входом выбора кристалла блока пам ти, синхров- ход триггера 75  вл етс  входом второго пуска блока Пам ти, выход элемента 2И-НЕ с открытым коллектором 76  вл етс  выхо- дом завершени  ввода-вывода, втора  группа сигналов управлени  подключена к составным част м блока пам ти так, что первый вход элемента ЗИ 67 соединен с первым входом элемента ИЛИ 52, с вторыми входами элементов ИЛИ 56 и 57 и  вл етс  входом выбора канала, первый вход элемента ЗИ 68 подключен к вторым входам элементов ИЛИ 58 и 64 и  вл етс  первым входом указани  направлени  передачи, первый вход элемента ИЛИ 55 соединен с вторыми входами элементов ИЛИ 52 и 54 и  вл етс  вторым входом указани  направлени  передачи блока пам ти, синхровходы регистров 71 и 72 сдвига, триггеров 73 и 74 объединены между собой и  вл ютс  первым синхровходом блока пам ти, синхров- ход счетчика 80 периода  вл етс  вторым синхровходом блока пам ти, вход выборки кристалла магистрального приемопередат- чика 49 соединен с выходом элемента ЗИ 67, первый вход указани  направлени  передачи подключен к выходу элемента ЗИ 68, второй вход указани  направлени  передачи соединен с выходом элемента ИЛИ 55, вто- рой двунаправленный канал передачи дан- ных подключен к внутренней двунаправленной шине 84 данных, выход Выполнено соединен с первыми входами элементов ИЛИ 54 и 58, с вторыми входами элемента ИЛИ 53 и элемента ИЛИ-НЕ 65, выход которого подключен к второму входу элемента ИЛИ 63, выход которого соединен с синхровходом счетчика 81 адреса, входы данных которого соединены с входами дан- ных регистра 79 периода, первыми двунаправленными каналами передачи данных приемопередатчиков 50 и 51 и внутренней шиной 84 данных, выходы, кроме старшего разр да, подключены к адресным входам оперативных запоминающих устройств 82 и 83, выход старшего разр да соединен с первым входом элемента ИЛИ 57 и с входом инвертора 66, выход которого подключен к первому входу элемента ИЛИ 56, выход ко- торого соединен с вторыми входами элементов ИЛИ 59 и 61 и с входом выборки кристалла магистрального приемопередатчика 51, второй двунаправленный канал передачи данных которого подключен к входам-выходам оперативного запоминающего устройства 83 и  вл етс  второй группой выходов данных блока пам ти, второй вход указани  направлени  передачи подключен к второму входу указани  направлени  передачи магистрального приемопередатчика 50 и к первому выходу регистра 72 сдвига, первый вход указани  направлени  передачи соединен с выходом элемента ИЛИ 56 и с первым входом указани  направлени  передачи магистрального приемопередатчика 50, вход выборки кристалла которого соединен с вторыми входами элементов ИЛИ 60 и 62 и с выходом элемента ИЛИ 57, второй двунаправленный канал передачи данных подключен к входам-выходам оперативного запоминающего устройства 82 и  вл етс  первой группой выходов данных блока пам ти, выход Выполнено соединен с первым входом элемента 2И 77, второй вход которого подключен к выходу Выполнено магистрального приемопередатчика 51, выход соединен с вторым входом элемента ИЛИ 55 и с первым входом элемента ИЛИ 64, выход которого подключен к установочному входу регистра 71 сдвига, первый выход которого соединен с первыми входами элементов ИЛИ 59 и 60, второй выход подключен к второму входу элемента 2И-НЕ с открытым коллектором 76, первый вход которого соединен с выходом элемента ИЛИ 54, выход элемента ИЛИ 52 подключен к установочному входу регистра 72 сдвига, второй выход которого соединен с первым входом элемента ИЛИ 61 и с первым входом элемента ИЛИ 62, выход которого подключен к третьему входу элемента ЗИ 70, первый вход которого соединен с выходом элемента ИЛИ 60, выход подключен к входу выборки кристалла оперативного запоминающего устройства 82, вход выборки кристалла оперативного запоминающего устройства 83 соединен с выходом элемента ЗИ 69, пер вый и третий входы которого подключены Соответственно к выходам элементов ИЛИ 59 и 61, выход элемента ИЛИ 53 соединен с установочным входом триггера 73, инверсный выход которого подключен к синхровхо- ду регистра 79 периода и к установочному входу триггера 74, инверсный выход которого соединен с вторым входом элемента 2И 78, первый вход которого подключен к выходу индикации нулевого состо ни  счетчика 80 периода, выход соединен с входом записи счетчика 80 периода, вход разрешени  счета которого подключен к инверсному выходу триггера 75, входы данных соединены с выходами данных регистра 79 периода, выходы данных  вл ютс  группой выходов передачи кода периода блока пам ти.

Каждый из каналов 2i...2n формировани  последовательностей (фиг.4) содержит регистр 85 пам ти, регистр 86 фазовращател , схему 87 сравнени , счетный триггер 88,

инвертор 89, при этом вход сброса регистра 85 пам ти соединен с входами сброса регистра фазовращател  86 и счетного триггера 88 и  вл етс  входом установки исходного состо ни  канала, входы данных регистра 85 пам ти  вл ютс  входами данных канала , синхровход регистра 85 пам ти  вл етс  входом строба данных канала, выход старшего разр да  вл етс  выходом старшего разр да канала, выходы данных, кроме старшего разр да, подключены к входам данных регистра фазовращател  86, синхровход которого  вл етс  входом записи канала , выходы данных соединены с второй группой входов схемы 87 сравнени , перва  группа входов которой  вл етс  группой входов передачи кода периода, вход разрешени  сравнени   вл етс  входом сравнени  канала, выход подключен к синхровходу счетного триггера 88, установочный вход ко- торого соединен со своим инверсным выходом и входом инвертора 89, выход которого  вл етс  выходом Uk канала с номером к.

Каждое из устройств 14i...14n/2 управлени  каналами формировани  последова- тельностей (фиг.4) содержит шесть триггеров 90-95, п ть инверторов 96-100, два элемента ИЛИ-НЕ 101 и 102, два элемента ЗИ 103 и 104, четыре элемента 2И- ИЛИ-НЕ 105-108, при этом вход инвертора 96  вл етс  входом установки исходного состо ни  устройства управлени , второй вход элемента ЗИ 103 соединен с вторым входом элемента ЗИ 104 и  вл етс  синх- ровходом устройства управлени , вход сброса триггера 90  вл етс  входом пуска устройства управлени , синхровход соединен с синхровходом триггера 92, с вторым входом элемента И Л И-НЕ 102, с входом инвертора 98 и  вл етс  входом первого строба данных фазовращател , вход инвертора 100 соединен с вторым входом элемента ИЛИ-НЕ 101 и  вл етс  входом второго строба данных фазовращател , синхровход триггера 91 подключен к входу инвертора 97, к второму входу элемента 2И-ИЛИ-НЕ 106 и  вл етс  первым входом старшего разр да устройства управлени , синхровход триггера 94 соединен с входом инвертора 99, с третьим входом элемента 2И-ИЛИ-НЕ 108 и  вл етс  вторым входом старшего разр да устройства управлени , выход триггера 90 подключен к первым входам элементов ЗИ 103 и 104, третьи входы которых соединены соответственно с выхо- дами элементов 2И-ИЛИ-НЕ 105 и 107, выходы  вл ютс  соответственно четвертым и третьим выходами устройства управлени , выход инвертора 96 подключен к первым входам элементов ИЛИ-НЕ 101 и 102, выходы которых соединены с входами сброса триггеров 91, 92 и 94 и триггеров 93 и 95 соответственно, выход триггера 91 соединен с первым входом элемента 2И-ИЛИ-НЕ 105, второй вход которого подключен к выходу триггера 92 и к второму входу элемента 2И-ИЛИ-НЕ 107, третий и четвертый входы соединены между собой и с выходом триггера 93, синхровход которого подключен к выходу инвертора 97 и к третьему входу элемента 2И-ИЛИ-НЕ 106, первый вход которого соединен с выходом инвертора 100 и с четвертым входом элемента 2И-ИЛИ-НЕ 108, выход  вл етс  первым выходом устройства управлени , четвертый вход соединен с выходом инвертора 98 и с вторым входом элемента 2И-ИЛИ-НЕ 108, выход которого  вл етс  вторым выходом устройства управлени , первый вход соединен с выходом инвертора 99 и с синхровходом триггера 95, выход которого подключен к третьему и четвертому входам элемента 2И- ИЛИ-НЕ 107. первый вход которого соединен с выходом триггера 94. Генератор 1 тактовых импульсов служит дл  выдачи тактовых импульсов, синхронизирующих работу всего преобразовател . Каналы 2i...2n формировани  последовательностей предназначены дл  формировани  импульсных последовательностей, программируемых по частоте и фазовому сдвигу. Шина 3 установки исходного состо ни  служит дл  установки составных частей преобразовател  в исходное состо ние. Делитель 4 частоты предназначен дл  выработки t сигналов с частотами, полученными делением тактовой частоты генератора 1. Мультиплексор 5 служит дл  выработки тактовых импульсов с частотой, завис щей от кода, записанного в регистре 6. Шина Лог. Г 7 предназначена дл  установки уровн  Лог.1 на первом входе мультиплексора 5. При этом, если на ад- ресных входах мультиплексора (А) установлен код, соответствующий подключению первого входа, то на выходе мультиплексора отсутствуют тактовые импульсы, а присутствует сигнал с уровнем Лог. Г. Двунаправленна  шина 8 адреса-данных предназначена дл  св зи преобразовател  с внешними усройствами, например с микро- ЭВМ, а также дл  св зи составных частей преобразовател  между собой. По шине 8 могут передаватьс  как адреса, так и данные , при этом передача адреса сопровождаетс  стробом 9.1 адреса. При чтении данных внешним устройством формируетс  сигнал 9.2 чтени , при записи внешнее устройство выдает сигнал 9.3 записи, сигнал 9.4 ответа формируетс  преобразователем при завершении цикла обмена с внешним устройством . Шина 10 адреса состоит из двух составл ющих шин 10.1 и 10.2, служащих дл  установки адресов селекторов 17 и 18 адреса соответственУю, по которым к ним обращаетс  внешнее устройство. Блок 11 управле- ни  11 предназначен дл  выработки сигналов управлени  составными част ми преобразовател . Шина выбора блока 12 пам ти служит дл  передачи сигналов выбора любого из (п/2) блоков пам ти. Блоки 13i...13n/2 пам ти предназначены дл  записи , хранени  и считывани  информации о фазовом сдвиге.

Устройство 14i...14n/2 управлени  каналами формировани  последовательностей служат дл  выработки сигналов, управл ющих работой каналов формировани  импульсныхпоследовательностей . Двунаправленные шины 15i...15n данных предназначены дл  передачи информации между блоками 13i...13n/2 пам ти и каналами 21...2п-формировани  последовательностей . Шины 16i...16n/2 передачи кода периода служат дл  передачи указанного кода из соответствующего блока 13 пам ти в каналы 2 формировани  последовательностей . Селектор 17 адреса служит дл  формировани :

сигнала записи (ЗП) при совпадении старших разр дов адреса, передаваемого по шине 8 и сопровождаемого стробом 9.1 адреса и сигналом 9.3 записи с соответствующими разр дами адреса, установленными на шине 10;

сигналов выборки кристаллов ВКО...ВК4 в зависимости от 4 младших разр дов посту лающего адреса; номер выбираемого выхода В К соответствует коду в младших разр дах адреса, деленному на два.

Назначение сигналов ВКО...ВК4 следу- ющее:

ВКО - дл  формировани  сигнала записи в регистр 6 (11.1) адреса мультиплексора;

ВК1 - дл  выработки сигнала записи- считывани , поступающего в блоки 13i...13n/2 (11.4) пам ти;

ВК2 -дл  формировани  сигналов записи и синхронизации счетчиков 81 (11.5,11.6) адреса;

ВКЗ - дл  выработки сигналов синхро- низации регистров 79 периода (11.3);

ВК4-дл  формировани  сигнала управлени  блоками 13i...13n/2 пуск/стоп (11.2) пам ти.

Например, пусть внешним устройством устанавливаетс  двоичный адрес ХХ...ХХОООО, (где ХХ...ХХ - соответствует разр дам, установленным на шине 10 адреса ), при этом по витс  импульс выборки на выходе ВКО селектора 17 адреса, а при по

даче, например, двоичного адреса ХХ...ХХ0110 импульс выборки по витс  на выходе ВКЗ.

Селектор 18 адреса служит дл  формировани :

сигналов ЗП и чтени  (ЧТ) при совпадении старших разр дов адреса, передаваемого по шине 8 и сопровождаемого стробом

9.1адреса и сигналом записи 9.3 или чтени 

9.2с соответствующими разр дами адреса, установленными на шике 10;

сигналов В К в зависимости от младших разр дов поступающего адреса; номер выбираемого выхода ВК соответствует коду в младших разр дах адреса, деленному на два.

Назначение сигналов ВК следующее:

BKi...BKn/2 - дл  формировани  сигналов выборки соответствующего блока 13 пам ти;

ВКп/2+1 - выбор счетчика 1 таймера 19;

ВКп/2+2 - выбор счетчика2 таймера 19;

В Kn/2+з- выбор регистра состо ний таймера 19.

Например, пусть внешним устройством устанавливаетс  двоичный адрес YY...YY0100, (где YY...YY - соответствует разр дам, установленным на шине 10 адреса ), при этом по витс  импульс выборки на выходе ВК2 селектора 18 адреса. Таймер 19 предназначен дл  задани  временных интервалов обращени  к блокам 13 пам ти, каналам 2 формировани  последовательностей и устройствам 14 управлени  каналами . Таймер содержит два независимых суммирующих счетчика, обращение к которым происходит по сигналам ВК1 и ВК2 соответственно, и регистр состо ний (PC), задающий режим работы таймера, обращение к PC происходит по сигналу ВКЗ. Регистры 25-32 сдвига служат дл  формировани  задержанных или сдвинутых относительно друг друга импульсов, используемых в качестве внутренних и внешних управл ющих сигналов блока 11 управлени . Триггеры 34 и 35 служат дл  выработки из сигнала 11.3 записи двух сдвинутых относительно друг друга импульсов, по первому из которых происходит запись кода полупериода в регистр 37 периода, а по второму - в счетчик 38 периода. Регистр 37 периода представл ет собой регистр пам ти, в. котором запоминаетс  код. соответствующий сдвигу фаз в 180°, т.е. полупериоду следовани  фазосдвинутых импульсов.

Счетчик 38 периода представл ет собой синхронный реверсивный двоичный счетчик , формирующий на выходе индикации нулевого состо ни  временные интервалы, соответствующие записанному в регистре

38 коду полупериода. Мультивибратор 48 предназначен дл  удлинени  коротких импульсов , поступающих на его вход запуска с выхода элемента И 45. Магистральный приемопередатчик (МПП) 49 предназначен дл  передачи информации из двунаправленной шины 8 адреса-данных во внутреннюю двунаправленную шину 84 данных при подаче сигнала выборки приемопередатчика (В К) и сигнала направлени  передачи(С1) и обратной передачи из шины 84 в шину 8 при подаче сигнала выборки (ВК) и сигнала направлени  передачи (С2). МПП 50 и 51 служат дл  передачи информации из внутренней шины 84 по соответствующей шине 15 на входы-выходы соответственно первого и второго оперативных запоминающих устройств (ОЗУ1 и ОЗУ2) 82 и 83 (при подаче сигналов ВК и С1) и обратной передачи из ОЗУ1 82 и ОЗУ2 83 во внутреннюю шину 84 (при подаче сигналов ВКиС2). Информаци , прошедша  через приемопередатчики 49- 51, сопровождаетс  соответствующим сигналом Выполнено (ВП). Регистры 71 и 72 сдвига служат дл  выработки сдвинутых относительно друг друга импульсов, используемых .дл  формировани  управл ющих сигналов блока 13 пам ти. Регистр 79 периода аналогично регистру 37 периода представл ет собой регистр пам ти, служащий дл  запоминани  кода полупериода следовани  фазосдвинутых импульсов, но информаци , запоминаема  в регистре 79 каждого из блоков 13 пам ти, сдвинута по времени относительно информации в регистре 37. Счетчик 80 периода, представл ющий собой синхронный реверсивный счетчик, работает в режиме циклического вычитани  содержимого счетчика в пределах от записанного кода полу периода до нул  и выдачи промежуточных значений кода через соответствующую шину 16 непосредственно в каналы 2 формировани  последовательностей. Счетчик 81 адреса, представл ющий собой синхронный двоичный счетчик, предназначен дл  записи, хранени  и выдачи кода адреса на адресные входы ОЗУ1 82 и ОЗУ2 83. ОЗУ1 82 и ОЗУ2 83 служат дл  записи, хранени  и считывани  информации о фазовом сдвиге, . котора  представл ет собой последовательность кодов, каждый из которых соответствует фазовому сдвигу в диапазоне 0-360°, причем старший разр д указывает на принадлежность к диапазону 0-180° (при Лог.О) или 180-360° (при Лог.Г), а код, записанный в остальных разр дах, соответствующий фазовому сдвигу в пределах 180°, не должен превышать кода полупериода, записанного в регистрах 37 и 79 периода. При этом при обмене информацией с внешним устройством каждый блок 13 пам ти имеет свой адрес, а ОЗУ1 82 и ОЗУ2 83 каждого из блоков 13 представл ютс  внешнему устройству имеющими адреса 00... 0001 ...11 и 10...00-11...11 соответственно. В режиме формировани  фазовых сдвигов информаци  считываетс  из всех ОЗУ1 и ОЗУ2 блоков 13i...13n/2 пам ти параллельно, т.е. в этом режиме по одному адресу происхо0 дит считывание из всех ОЗУ преобразовател . Элементы ИЛИ 56 и 57 и инвертор 66 служат дл  формировани  сигналов обращени  к ОЗУ1 82 или ОЗУ2 83 в режиме обмена информацией с внешним устройст5 вом. Внутренн   двунаправленна  шина 84 данных предназначена дл  двунаправленной передачи информации между МПП 49- 51 и дл  однонаправленной передачи данных из приемопередатчика 49 в регистр

0 79 периода или счетчик 81 адреса. В св зи с чем, что в каждом цикле формировани  фазосдвинутых последовательностей формируетс  фазовый сдвиг в диапазоне 0-180°, моменты считывани  информации из ОЗУ1

5 и ОЗУ2 и записи ее в регистры 86 фазовращателей не должны совпадать при считывании из соседних  чеек пам ти кодов, отличающихс  в старшем разр де, поэтому в состав каналов 2i...2n формировани  по0 следовательностей введены регистры 85 пам ти ,предназначенныедл  промежуточного хранени  информации, считанной из пам ти, и регистры 86 фазовращателей , необходимые дл  хранени  той

5 же информации о сдвиге фаз, но смена информации в которых происходит в моменты времени, завис щие от состо ни  старшего разр да кода. Схемы 87 сравнени  предназначены дл  сравнени  кодов, записанных в

0 регистры 86 фазовращателей с циклически измен ющимс  кодом, поступающим из счетчиков 80 периода по шинам 16. Счетные триггеры 88 служат дл  формировани  фазосдвинутых сигналов из импульсов, по в5 л ющихс  на выходах схем 87 сравнени  при равенстве кодов на его двух группах входов, т.е. схемы 87 сравнени  и триггеры 88 в каждом из каналов образуют собственно фазовращатели. Инверторы 89 выполн 0 ют функции буферов и предназначены дл  согласовани  выходов преобразовател  с нагрузкой. Логические элементы 97,98,100, 106 и 108,- вход щие в состав устройств 14 управлени , предназначены дл  формиро5 вани  импульсов записи в регистры 86 фазовращателей в зависимости от Старшего разр да кода. Триггеры 90-95 и логические элементы 96-105, 107, также вход щие в состав устройств 14 управлени , служат дл  формировани  серий импульсов, разрешающих сравнение кодов схемами 87 сравнени .

Устройство работает следующим образом .

Перед началом работы внешним уст- ройством по шине 3 подаетс  сигнал установкиисходногососто ни , устанавливающий в нулевое состо ние составные части преобразовател . При этом на выходе регистра 6 устанавливаетс  нуле- вой код и в мультиплексоре 5 открываетс  канал, имеющий нулевой адрес. Указанному адресу соответствует первый вход мультиплексора , присоединенный к шине Лог. 1 7, поэтому тактовые импульсы с выхода ге- нератора 1 или делител  4 частоты не проход т на выход 5.1 мультиплексора и на указанном выходе по вл етс  сигнал с уровнем Лог.1. Преобразователь может работать в двух режимах: начального про- граммировани  и формировани  фазосдви- нутых последовательностей импульсов. Рассмотрим первый режим (фиг.5). На шине 8 адреса-данных внешним устройством по адресу ХХ...ХХОООО устанавливаетс  код ча- стоты(Р), при этом селектор 17 адреса вырабатывает сигналы ЗП и В КО, из которых на элементе ИЛИ-НЕ 20 формируетс  импульс 11.1 (фиг.5), производ щий запись п-разр д- ного кода, поступающего по шине 8 в ре-- гистр 6. В соответствии с записанным в регистр 6 кодом открываетс  определенный канал мультиплексора и на его выходе 5.1 по вл ютс  тактовые импульсы, снимаемые с выхода генератора 1 или с одного из выхо- дов делител  4 частоты (фиг.5, 5.1). Следующим шагом в этом режиме  вл етс  запись кода полупериода фазосдвинутых сигналов в регистры 37 и 79 периода и в соответствующие им счетчики 38 и 90 периода. Дл  этого внешнее устройство по адресу XX,..XXOt10 подает код полупериода (Т/2). На выходах селектора 17 адреса по вл ютс  сигналы ЗП и В КЗ, используемые дл  формировани  элементом ИЛИ 24 сигнала записи в регистры 37 и 79 периода и счетчики периода 38 и 80 (11.3) (фиг.5). На выходах триггеров 34 и 35 формируютс  два сдвинутых относительно друг друга импульса, по первому из которых происходит запись кода полупериода в регистр 37 периода, а по второму - в счетчик 38 периода (фиг.5, Q 38). Аналогичным образом на выходах триггеров 73 и 74 из сигнала 11.3 формируютс  два импульса, по первому из которых происхо- дит запись кода полупериода в регистры 79 периода, а по второму - в счетчики 80 периода (фиг.5, Q 80). При этом код полупериода передаетс  из двунаправленной шины 8 во внутреннюю шику 84 через МПП 49, поэтому триггер 73 каждого из каналов 13i...13n/2 запускаетс  снимаемым с выхода элемента ИЛИ 53 импульсом, по вл ющимс  при наличии сигнала 11.3 записи и сигнала Выполнено , свидетельствующем о по влении кода полупериода на выходе МПП 49. Следующим шагом в этом режиме  вл етс  запись информации о фазовом сдвиге в блоки 13i...13n/2 пам ти. Рассмотрим вопрос о том, каким образом происходит кодирование указанной информации. При этом под кодированием понимаетс , установление взаимно однозначного соответстви  между теоретически значением сдвига фаз с и соответствующим значением кода Ст в соответствии с формулой Ст (рс)0/б0;,

где d - требуема  дискретность формировани  фазового сдвига, град.

Процесс кодировани  предшествует режиму начального программировани  и осуществл етс  во внешнем устройстве (например, в микроЭВМ). Пусть известно, что преобразователь работает на фазометры с усреднением с периодом усреднени  Тусред 300 мкс, при этом известны законы изменени  сдвига фаз в каждом из каналов формировани  последовательностей. Рассчитаем теоретические значени  сдвига фаз с дискретом времени, равным указанному периоду усреднени . Полученные значени  сдвига фаз можно закодировать различными способами, отличающимис  получаемой точностью кодировани . Простейший способ кодировани , дающий наименьшую точность , заключаетс  в том, что дл  полученного теоретического значени  сдвига фаз в соответствии с приведенной формулой рассчитываетс  значение кода Ст, которое аппроксимируетс  ближайшим целым значением кода Ск, т.е. Ск С + 0,5, где квадратные скобки означают операцию вз ти  целой части числа. С целью повышени  точности кодировани  разбивают период усреднени  на к подинтервалов и кодируют теоретические значени  сдвига фаз на каждом из подинтервалов аналогичным образом. При этом способе кодировани  можно записать к - m/l, I 1 и имеет физический смысл количества соседних значений кода, которым кодируетс  теоретическое значение сдвига фаз на подинтервале. Таким образом к m и теоретическое значение сдвига фаз на интервале усреднени  кодируетс  m значени ми кода. Дальнейшее повышение точности кодировани  может быть достигнуто при применении алгоритма эффективного кодировани , т.е. при разбиении интервала усреднени  на k подинтервалов при I 1 (выражение I 1

означает, что каждое значение сдвига фаз на подинтервале кодируетс  несколькими соседними значени ми кода). При использовании указанного алгоритма теоретическое значение кода на подинтервале Ст аппрок: симируетс  набором из I - х + у соседних целых значений кода в соответствии с формулой

. Ск «( + )/(х + у);

где х и у - число значений кода Ст и Ст+1 в наборе соответственно. Пусть, например, необходимо аппроксимировать полученное теоретическое значение кода на подинтервале Ст 16,32. При простейшем способе кодировани  получим Ск 16,32 + 0,5 16, а при использовании алгоритма эффективного кодировани  и I - 10 приведенна  формула дает наиболее точный результат при х 7иу 3,т.е.Ск«(7 -16 + 3-17).3. Дл  получени  наиболее точного приближени  к теоретическому значению Ст 16,32 необходимо из 10 последовательно расположенных  чеек пам ти считать 7 значений кода 16 и 3 значени  кода 17. Дл  установлени  значений параметров I и к, при которых достигаетс  наилучшее приближение усредненных значений сдвига фаз на интервале усреднени  к соответствующим теоре- тическим значени м, проведено математическое моделирование, в ходе которого получены точностные параметры приближений при различных I и k. По результатам моделировани  можно сделать вывод, что наилучша  точность кодировани  реализуетс  при значени х I и k, близких друг к другу, т.е. дл  случа  m - 30 возможны две комбинации значений I и k, обеспечивающих наилучшую точность: I 5, k 6Hl 6, k 5. Итак, дл  получени  высокой точности приближени  интервал усреднени  должен быть разбит на k подин- тервалов, а дл  каждого подинтервала должна быть проведена кодировка соответствующего теоретического значени  набором из I соседних значений кодов, т.е. усредненное значение кода на интервале усреднени  складываетс  из m k I зна- чений кода. Это означает, что по сравнению с простейшим способом кодировани  в m раз должны бьггь увеличены частота смены информации о фазовом сдвиге и емкость оперативных запоминающих устройств, вход щих в состав каждого из блоков 2 пам ти . Кодирование в соответствии с алго ритмом эффективного кодировани  приводит к тому, что усредненное значение сдвига фаз на интервале усреднени   вл етс  более точным значением (более близким к теоретическому значению), чем значение , полученное простейшим способом кодировани . Рассмотрим теперь вопрос о том, каким образом закодированна  информаци  заноситс  в блоки пам ти. В исходном состо нии на входах адреса оперативных запоминающих устройств ОЗУ1 82 и ОЗУ2 83 установлен адрес 00...00, так как перед началом работы счетчики 81 адреса были обнулены; блоки ОЗУ1 82 и ОЗУ 83 блоков 13 пам ти наход тс  в режиме записи (на выходе 11.4 блока 11 управлени  присутствует уровень Лог.О). Первоначально происходит установка адреса в счетчиках 81 адреса каждого из блока 13 пам ти. Дл  этого внешнее устройство по адресу ХХ...ХХ0100 подает код адреса 00...01 (А - 1). Селектором 17 адреса формируютс  сигналы ЗП и В К2, используемые дл 

формировани  сигнала разрешени  предварительной записи в счетчик 11.5 адреса и сигнала синхронизации счетчика (11.6) (на элементе ИЛИ 23)(фиг.5.11.5,11.6). Элементами ЗИ 67 и 68 формируютс  сигналы, поступающие соответственно на вход ВК и С1 МПП 49 и разрешающие передачу кода адреса через МПП 49 по внутренней шине 84 данных на информационные входы счетчика 81 адреса (фиг.5, Q 81). Код адреса записываетс  в счетчик по сигналу синхронизации (С), формируемому элементами ИЛИ-НЕ 63 и И 65. После установки адреса происходит запись кодов, соответствующих фазовым сдвигам в диапазоне 0-360° в ОЗУ1 82 блоков 13i...13n/2 пам ти. Дл  этого внешнее устройство по адресу YY...YYOOOO устанавливает предназначенный дл  записи в ОЗУ1 блока 13i пам ти код (код И), селектор 18 адреса, дешифровав поступивший адрес,

формирует сигналы ЗП и ВКО, передающиес  низким уровнем и поступающие в блок 13i пам ти. Элементами ЗИ 67 и 68 вырабатываютс  сигналы, поступающие соответст- венно на входы ВК и С1, МПП 49 и

разрешающие прохождение информации через МПП 49 во внутреннюю шину 84 данных . Прошедша  информаци , сопровождаема  сигналом Выполнено, через МПП 50 (так как ВК 0 и CI - О), поступает по

шине I5i на входы-выходы данных ОЗУ 82 (фиг.5, D ОЗУ10. Параллельно с этим на выходе элемента ИЛИ 64 формируетс  сигнал Лог.О, поступающий на установочный вход регистра 71 сдвига. Регистр 71 сдвига

формирует два задержанных относительно друг друга сигнала.

Первый сигнал, проход  через элементы ИЛИ 60 и ЗИ 70, поступает на вход выборки кристалла ОЗУ1 (СЕ), разреша 

запись поступающей по шине 15i информации в ОЗУ1 (фиг.5. СЕОЗУ11).

Второй сигнал, задержанный на врем , необходимое дл  окончани  записи информации в ОЗУ1, проход  через элемент 2И- НЕ с открытым коллектором 76 (11.13), используетс  дл  формировани  инвертором 42 и элементом 2И 43 сигнала, поступающего на вход готовности (ГОТ) селектора 18 адреса и свидетельствующего об оконча- нии цикла записи информации (фиг.5, 11.13). Селектор 18 адреса, получив сигнал ГОТ, устанавливает сигнал ОТВ (9.4), извещающий внешнее устройство об окончании цикла. Элементы 2И-НЕ 76 выполнены с отк рытым коллектором, дл  того чтобы обеспечить схему МОНТАЖНОЕ ИЛИ дл  (п/2) сигналов 11.13, снимаемых с блоков 13i...13n/2 пам ти. После того, как закончена запись информации по адресу 00...01 ОЗУ1 блока 131 пам ти, аналогичным образом происходит запись информации (код 12...код 1п/2) по указанному адресу в ОЗУ1 82 блоков 132...13п/2 пам ти (фиг.5, D ОЗУ1а,, СЕОЗУ12). При этом внешнее уст- ройство последовательно устанавливает коды сдвига фаз по адресам YY...YY0010, YY...YY0100 и т.д.. о завершении каждого цикла записи свидетельствует по вление сигнала ОТВ (9.4). По завершении записи информации в  чейки ОЗУ1 82 блоков 13i...13n/2 пам ти с адресами 00...01 аналогичным образом устанавливаютс  следующие адреса (2...N) и происходит запись информации (код 2i... код 2п/2, код 3i... код Nn/2) по установленным адресам в соответствующие  чейки ОЗУ1 82 блоков 13i...13n/2 пам ти. После того, как вс  необходима  информаци  записана в ОЗУ1 каждого из блоков 13 пам ти, происходит запись кодов сдвига фаз (код 1п/2+1... код 1П, код 2п/2+1... код Nn) в ОЗУ2 83. Все операции осуществл ютс  аналогичным образом, за исключением:

запись происходит, начина  с адреса 10...01;

передача информации из внутренней шины 84 на входы-выходы данных ОЗУ2 83 происходит через МПП 51 по шинам 152k,1

сигналы СЕ ОЗУ2, разрешающие за- пись поступающих по шинам 152k данных, формируютс  элементами ИЛИ 59 и ЗИ 69.

По завершении записи информации в ОЗУ1 82 и ОЗУ2 83 всех блоков 13i...13n/2 пам ти происходит программирование внешним устройством таймера 19;

в регистр состо ний (PC) заноситс  код режима (R) (фиг.5, РС(19)), означающий что запуск счетчиков СТ1 и СТ2 таймера будет происходить под действием тактирующих

сигналов С1, С2 соответственно, счетчик СТ1 будет работать в режиме программируемого делител  частоты, а СТ2 - в режиме интервального таймера;

в счетчик СТ1 заноситс  код, соответствующий числу полупериода фазосдвинутых сигналов, через которое должна происходить смена информации в каналах 2i...2n формировани  последовательностей;

в счетчик СТ2 заноситс  код, соответствующий числу циклов считывани  информации из блоков пам ти, т.е. максимальному адресу (N), по которому происходит обращение к блокам пам ти в течение одного опыта .

Предположим, что теоретически рассчитаны и занесены в ОЗУ 1 82 и ОЗУ2 83 блоков 13i...13n/2 пам ти по N значений кодов сдвигов фаз, период смены фазового сдвига должен быть не более Тем, частота фазосдвинутых сигналов должна составл ть fCm. При таких услови х в счетчик СТ1 необходимо занести код, соответствующий числу полупериодов I 2-fcrH TcM, а в счетчик СТ2 - код, соответствующий максимальному адресу N. По завершении программировани  рабочей частоты F, регистров 37 и 79 и счетчиков 38 и 80 периода, блоков 13i...13n/2 пам ти и таймера 19 начинаетс  второй режим работы преобразовател -формирование фазосдвинутых последовательностей (временные диаграммы, фиг.6). Дл  этого внешнее устройство устанавливает нулевой адрес в счетчиках 81 адреса каждого из блоков 13i...13n/2 пам ти (фиг.6, 081) и переводит их в режим считывани , устанавлива  триггер 33 (выход 11,4 блока 11 управлени  в состо ние Лог.1 путем подачи по адресу ХХ...ХХ0010 кода 00...01 (фиг.6, 11.4). Далее внешнее устройство подает команду Пуск, устанавлива  по адресу ХХ...ХХ1010 код 00...01, при этом селектор 17 адреса формирует сигналы ЗП и ВК4, передающиес  низким уровнем, на выходе элемента ИЛИ-НЕ 22 по вл етс  импульс (фиг.6, Q22), по которому происходит запись состо ни  разр да 8.1 (т.е. Лог.Г) в триггер 36 (фиг.6, 036). По этому сигналу, поступающему на вход разрешени  счета счетчика 38 периода, запускаетс  указанный счетчик, работающий в режиме вычитани . По достижении счетчиком нулевого состо ни  импульсом с выхода индикации нулевого состо ни , прошедшим через элемент И 45, происходит очередна  запись в счетчик 38 кода полупериода, хран щегос  в регистре 37 периода, запуск мультивибратора 48 (фиг.6, О 48) и счет продолжаетс . .Частота импульсов, по вл ющихс  на выходе индикации нулевого состо ни , равна удвоенной требуемой частоте фазосдвинутых сигналов на выходе преобразовател . Импульсами с инверсного выхода мультивибратора 48 запускаетс  счетчик СТ1 таймера 19. По прохождению числа импульсов с выхода мультивибратора 48, соответствующих коду делени  частоты счетчика СТ1, на первом выходе таймера 19 циклически формируютс  импульсы смены информации. На временной диаграмме фиг.6 (Q1 19) показан случай, когда смена информации происходит через 6 полупериодов . Регистры 26, 28-32 сдвига и инверторы 39 и 40 образуют распределитель импульсов, формирующий управл ющие импульсы 11.7...11.12 в каждом цикле смены информации. Назначение сигналов 11.7...11.12 следующее:

увеличение содержимого счетчика 81 адреса на 1 (фиг.6, 11.7);

выбор кристалла пам ти (фиг.6, 11.8); запись в регистр 85 пам ти каждого из каналов 2i...2n формировани  последовательностей (фиг.6, 11.9);

запись информации в регистры 86 фазовращателей каждого из каналов 2i...2n в начале цикла смены информации (11.10) (фиг.6, 11.10) или через промежуток времени , равный длительности полупериода фазосдвинутых последовательностей (11.12) (фиг.6, 11.12);

пуск режима формировани  последовательностей (11.11) (фиг.6, 11.11). По сигналу 11.7, прошедшему через элемент ИЛИ 63, в каждом цикле смены информации происходит увеличение содержимого счетчиков 81 адреса на 1, а по сигналу 11.8, прошедшему через элементы ЗИ 69 и 70, информаци  о полном фазовом сдвиге в диапазоне 0-360° параллельно считываетс  из  чеек ОЗУ1 82 и ОЗУ2 83 каждого из каналов 13i...13n/2 no установленному адресу. Считанна  информаци  по сигналам 11,9 запоминаетс  в регистрах 85 пам ти каналов формировани  последовательностей 2i...2n (фиг.6, Q 85). Сигналы с выходов старшего разр да каждого из регистров 85 пам ти поступают в устройство 14 управлени , где используютс  дл  формировани  импульсов записи в регистры 86 фазовращателей и серий импульсов , разрешающих сравнение кодов схемами 87 сравнени . При сигнале Лог.О на выходе старшего разр да запись кода сдвига фаз в регистры 86 фазовращателей происходит по импульсам 11.10, прошедшим через элементы 106 или 108 в начале диапазона 0-180°, а при сигнале Лог. Г запись кода происходит по импульсам 11.12 в начале диапазона 180-360°, что иллюстрируетс  временными диаграммами на фиг,7. Дл  исключени  неоднозначности измерени  фазового сдвига присоединенными к выходам преобразовател  фазометрами при переходах из диапазона в диапазон прин то соглашение, что после момента перехода из диапазона в диапазон в течение времени, равного полупериоду фазосдвину- того сигнала, фазовый сдвиг не формируетс . Дл  этого на выходах элементов И-ИЛИ-НЕ 105 и 107 формируютс  сигналы

запрета сравнени  (фиг.7, Q 105), которые запрещают в указанные моменты времени прохождение тактовых импульсов 5.1 через элементы И 103 и 104 на входы разрешени  сравнени  схем 87 сравнени . В св зи с

указанным соглашением на временных диаграммах (фиг.7) пропущен импульс 9 сигнала U2k-i. В разрешенные дл  сравнени  моменты времени при совпадении установленного в регистрах 86 фазовращателей кода с циклически измен ющимс  параллельным кодом поступающим по шинам 16с выходов счетчиков 80 периода схемы 87 сравнени , вырабатывают на выходах импульсы равенства (фиг,7, Q 87), из которых счетными триггерами 88 формируютс  фазосдвинутые сигналы в диапазоне изменени  фазового сдвига 0-360°. При этом цикличность работы счетчиков 80 периода обеспечиваетс  тем, что счетчики работают

в режиме вычитани  и по достижении счетчиком нулевого состо ни  (фиг.7, О 80) импульсом с выхода индикации нулевого состо ни , прошедшим через элемент И 78, происходит очередна  запись в счетчик 80

кода полупериода, хран щегос  в регистре 79 периода, и счет продолжаетс . На временных диаграммах (фиг.7) изображены выходные сигналы U2k-i и U2k, снимаемые с выходов инверторов 89, причем фазовые

сдвиги pi ...фь сигнала U2k-i представлены относительно сигнала U2k, выбранного в качестве опорного (опорный сигнал с нулевым фазовым сдвигом может быть получен путем занесени  во все  чейки ОЗУ

одного из каналов того же кода, что и в регистры периода). При этом количество каналов опорных сигналов (по) и каналов формировани  сдвинутых по фазе последовательностей (пс) выбираетс  исхо0 д  из требований конкретного применени  так, что по + пс п.

Формирование фазосдвинутых сигналов продолжаетс  до тех пор пока на втором выходе (Q2) таймера 19 не по витс  сигнал

5 с уровнем Лог.О, свидетельствующий о достижении счетчиком 2 таймера 19 нулевого состо ни  (фиг.7, Qa 19), т.е. о том, что счетчик 2 отсчитал запрограммированное число циклов считывани  информации. Указанным сигналом запускаетс  регистр 27 сдвига и на выходе элемента 2И 44 по вл етс  импульс, который устанавливает исходное состо ние Лог.1 на втором выходе таймера 19 и сбрасывает триггер 36, что означает установку сигнала 11.2 Пуск/Стоп в состо ние Стоп. При этом элементом 46 запрещаетс  прохождение импульсов с выхода мультивибратора 48 на тактовый вход С1 счетчика 1 таймера 19 и формирование фазос- двинутых сигналов Ui...Un прекращаетс .

Выполнение устройства согласно изобретению позвол ет реализовать многоканальный программируемый преобразователь код-фаза, ориентированный на использова- ние совместно с микроЭВМ и позвол ющий осуществл ть формирование фазосдвинутых сигналов, требующих высокой частоты смены фазового сдвига. Прототип также ориентирован на использование совместно с микро- ЭВМ, однако частота смены фазового сдвига на выходах каналов формировани  последовательностей ограничена скоростью передачи информации по интерфейсу св зи из микроЭВМ в регистры пам ти каналов, ко- тора  всегда значительно меньше скорости циклического считывани  из блоков пам ти, в которые предварительно занесена информаци ; зависит от числа каналов формировани  последовательностей и уменьшаетс  при увеличении числа каналов п.

Пример. Пусть скорость передачи информации из микроЭВМ в регистры пам ти каналов составл ет 100 Кслов/с, что  вл етс , например, предельно допустимой скоростью дл  микроЭВМ типа Электрони- ка-60. Число каналов формировани  последовательностей п возьмем равным 10. При таких услови х максимально возможна  частота смены фазового сдвига на выходах каналов составит 10 кГц (период смены Тем 100 мкс). Теперь предположим, что преобразователь работает на фазометры с усреднением с периодом усреднени  Тусред 300 мкс, частота тактовых импульсов Ртакт 20 МГц, частота фазосдвинутых сигналов fc™ 400 кГц. При таких услови х число дискретов фазового сдвига в пределах 0-360° составит Ртакт/fc 50, т.е. один дискрет соответствует 7,2° и число усредн емых значений сдвига фаз ТуСред/Тизм 3. Возможные методы повышени  точности усредненных значений сдвига фаз на интервале усреднени  состо т в увеличении числа дискретов фазы и. числа усредн емых значе- ний сдвига фаз. При построении преобразовател  в соответствии с изобретением число усредн емых значений сдвига фаз в интервале усреднени  может измен тьс  в широких пределах, что определ етс  программируемой частотой считывани  информации из блоков пам ти. При запрограммированной частоте считывани  100 кГц (Тизм 10 мкс) число усредн емых значений сдвига фаз составит Тусред/Тизм 30. Число дискретов фазы при заданной частоте фазосдвинутых сигналов fcm 400 кГц может быть увеличено повышением тактовых импульсов Ртакт, НО Ртакт 20 МГц  вл етс  частотой, близкой к максимально возможной дл  примен емой элементной базы, поэтому дальнейшее повышение точности усредненных значений сдвига фаз осуществл етс  путем реализации алгоритма эффективного кодировани , рассмотренного ранее.

Claims (5)

1. Многоканальный программируемый преобразователь код-фаза, содержащий генератор тактовых импульсов/выход которого соединен с входом делител  частоты и первым информационным входом мультиплексора , второй информационный вход которого  вл етс  шиной логической единицы, информационные входы с третьего по (1+2)-й включительно соединены с соответствующими из t выходов делител  частоты, адресные входы подключены к соответствующим выходам регистра, а выход соединен с первым входом синхронизации блока управлени , первый выход первой группы выходов которого соединен с тактовым входом регистра, входы строба адреса и сигнала записи  вл ютс  соответственно входными шинами строба адреса и сигнала записи, а вход установки исходного состо ни   вл етс  входной шиной установки исходного состо ни  и объединен с одноименными входами п каналов формировани  последовательностей, информационные выходы которых  вл ютс  соответствующими информационными выходными шинами, отличающийс  тем, что, с целью повышени  быстродействи , в него введены двунаправленна  шина адресов-данных , п/2 устройств управлени  и п/2 блоков пам ти, первые и вторые входы-выходы данных 1-го блока пам ти, где 1 1,2, .... п/2 соответственно соединены с соответствующими входами-выходами данных 24- го и (2-i-1)-ro каналов формировани  последовательностей, группа выходов соединена с соответствующими входами группы входов 2-1-го и (2«(-1)-го каналов формировани  последовательностей, а третьи входы-выходы данных объединены с соответствующими входами-выходами адресов данных блока управлени  и соединены с соответствующими входами-выходами двунаправленной шины адресов-данных и  вл ютс  входной-выходной шиной адресов-данных , первый выход делител  соединен с первыми входами синхронизации п/2 блоков пам ти и вторым входом синхронизации блока управлени , входы установки адреса которого  вл ютс  входной шиной адреса, второй выход первой группы выходов соединен с входами пуска п/2 устройств управлени  и с первыми входами пуска п/2 блоков пам ти, выходы с третьего по восьмой включительно первой группы выходов блока управлени  соединены соответственно с входами строба периодов, записи-чте- ни . записи адреса, строба адреса, инкрементации адреса и выбора кристалла п/2 блоков пам ти, вход сброса первого из которых объединен с входами сброса остальных (п/2-1) блоков пам ти, регистра, с входами установки исходного состо ни  п/2 устройств управлени  и с входом установки исходного состо ни  блока управлени , третий вход синхронизации которого соединен с вторым выходом делител  часто- ты, первый вход синхронизации объединен с входами синхронизации п/2 устройств управлени  и с вторыми входами синхронизации п/2 блоков пам ти, выходы с дев того по двенадцатый включительно первой труп- пы выходов блока управлени  соединены соответственно с входами строба данных п каналов формировани  последовательностей , с входами первого строба данных п/2 устройств управлени , вторыми входами пу- ска п/2 блоков пам ти и входами второго строба данных п/2 устройств управлени , выход окончани  ввода-вывода первого блока пам ти объединен с одноименными входами остальных (п/2-1) блоков пам ти и подключен к одноименному входу блока управлени , выходы с первого по n/2-й второй группы выходов которого соединены с входами выбора канала соответствующего блока пам ти, (п/2+1)-й и (п/2+2)-й выходы второй группы выходов блока управлени  соответственно соединены с первым и вторыми входами управлени  направлением передачи п/2 блоков пам ти, выход и вход чтени  блока управлени   вл ютс  соответ- ственно выходной шиной сигнала ответа и входной шиной сигнала чтени , информационные входы регистра соединены с соответствующими вход-выходами двунаправленной шины адресов-данных, выходы с первого по четвертый 1-го устройства управлени  соединены соответственно с входами записи 2 1-го и ()-го и с входами сравнени  2-l-ro и (2-1-1)-го каналов формировани  последовательностей , выходы старших разр дов которых соединены соответственно с первым и вторым входами старших разр дов устройств управлени .

2. Преобразователь по п. 1, от л и ч a rout и и с   тем, что блок управлени  выполнен в виде первого и второго селекторов адреса, с первого по третий элементов ИЛИ-НЕ, первого и второго элементов ИЛИ, с первого по восьмой регистров сдвига, с первого по четвертый триггеров, регистра периода, счетчика периода, с первого по четвертый инверторов, с первого по четвертый элементов И, элемента И-НЕ, мультивибратора и двухкзнального программируемого таймера , вхзды-выходы данных которого объединены с соответствующими входами данных регистра периода, с соответствующими входами-выходами адресов-данных первого и второго селекторов адресов и  вл ютс  соответствующими входами-выходами адресов-данных блока, первый вход сброса объединен с входами сброса с первого по восьмой включительно регистров сдвига, регистра периода, первого, второго и третьего триггеров, мультивибратора, с первым входом второго элемента И и  вл етс  входом установки исходного состо ни  блока, второй вход сброса обьединен с входом сброса четвертого триггера и подключен к выходу второго элемента И, а первый вход синхронизации соединен с выходом четвертого элемента И, первый вход которого подключен к пр мому выходу четвертого триггера и  вл етс  вторым выходом первой группы выходов блока, а второй вход соединен с инверсным выходом мультивибратора , пр мой выход которого соединен с установочным входом восьмого регистра сдвига, а установочный вход обьединен с входом записи счетчика периодов и подключен к выходу третьего элемента И, первый вход которого подключен к пр мому выходу третьего триггера, а второй вход соединен с выходом переноса нулевого состо ни  счетчика периода, вход синхронизации которого обьединен с входами синхронизации п того , шестого, седьмого регистров сдвига и  вл етс  первым входом синхронизации блока, вход разрешени  счета подключен к инверсному выходу четвертого триггера, а входы данных соединены с соответствующими выходами регистра периода, вход за писи которого объединен с установочным входом третьего триггера и подключен к инверсному выходу второго триггера, вход синхронизации которого объединен с входами синхронизации третьего триггера, первого, второго и третьего регистров сдвига и  вл етс  вторым входом синхронизации блока, а установочный вход  вл етс 

третьим выходом первой группы выходов блока и соединен с выходом второго элемента ИЛИ, первый вход которого объединен с первыми входами первого элемента ИЛИ, первого, второго и третьего элементов ИЛИ-НЕ, с установочным входом первого регистра сдвига и подключен к выходу записи первого селектора адреса, вход готовности которого соединен с выходом первого регистра сдвига, входы строба адреса, сиг- нала чтени , сигнала записи и выход объединены соответственно с одноименными входами и выходом второго селектора адреса и  вл ютс  соответственно одноименными входами и выходом блока, адресные входы  вл ютс  первыми входами входов установки адреса блока, а первый и второй выходы выборки кристалла соединены с вторыми входами соответственно первого и второго элементов ИЛИ-НЕ, выход послед- него из которых соединен с входом синхронизации первого триггера, установочный вход которого объединен с установочным входом четвертого триггера и с первым входом входов-выходов адресов-данных перво- го селектора адреса, третий выход выборки кристалла которого соединен с вторым входом первого элемента ИЛИ и  вл етс  п тым выходом первой группы выходов блока, а четвертый и п тый выходы выборки кри- сталла соединены с вторыми входами соответственно второго элемента ИЛИ и третьего элемента ИЛИ-НЕ, выход которого соединен с входом синхронизации четвертого триггера, выходы первого элемента ИЛИ-НЕ, первого элемента ИЛИ и пр мой выход первого триггера  вл ютс  соответственно первым, шестым и четвертым выходами первой группы выходов блока, выходы выборки кристалла с первого по п/2-й вто- рого селектора адреса  вл ютс  соответственно с первого по n/2-й выходами второй группы выходов блока, адресные входы  вл ютс  вторыми входами входов установки адреса блока, выходы выборки кристалла с (п/2+1)-го по (п/2+3)-й соединены соответственное первого по третий входами выборки кристалла двухканального программируемого таймера, входы записи и чтени  которого подключены к выходам со- ответственно записи и чтени  второго селектора адреса и  вл ютс  соответственно (п/2-М)-м и (п/2+2)-м выходами второй группы выходов блока, второй вход синхронизации объединен с установочным входом второго регистра сдвига и подключен к первому выходу двухканального программируемого таймера, второй выход и выход готовности которого соединены соответственно с входом установки третьего регистра сдвига и первым входом первого элемента И, выход и второй вход которого соединены соответственно с входом готовности второго селектора адреса и выходом четвертого инвертора, вход которого  вл етс  входом окончани  ввода-вывода блока, первый выход второго регистра сдвига непосредственно , а второй выход - через первый инвертор  вл ютс  соответственно восьмым и седьмым выходами второй группы выходов блока, а третий выход- через второй инвертор соединен с установочным входом четвертого регистра сдвига, вход синхронизации которого соединен с выходом восьмого регистра сдвига, а первый, второй и третий выходы которого соединены с установочными входами соответственно п того, шестого и седьмого регистров сдвига, выход элемента И-НЕ соединен с вторым входом второго элемента И, первый выход которого через третий инвертор, а второй вход непосредственно соединены соответственно с первым и вторым выходами третьего регистра сдвига, вход синхронизации восьмого, выхода п того и седьмого, первый и второй выходы шестого регистров сдвига  вл ютс  соответственно третьим входом синхронизации, дев тым, двенадцатым, дес тым и одиннадцатым выходами первой группы выходов блока.

3. Преобразователь по п. 1, о т л и ч а ю- щ и и с   тем, что каждый из блоков пам ти выполнен в виде с первого по тринадцатый элементов ИЛИ, элемента ИЛИ-НЕ, инвертора , с первого по шестой элементов И, первого и второго регистров сдвига, первого, второго и третьего триггеров, элемента И-НЕ с открытым коллектором, регистра периода , счетчика периода, счетчика адреса, первого и второго оперативных запоминающих устройств, двунаправленной шины дан- ных, первого, второго и третьего магистральных приемопередатчиков, первые входы-выходы данных первого из которых  вл ютс  третьими входами-выходами блока, а вторые входы-выходы данных через двунаправленную шину данных обьедине- ны с первыми входами-выходами данных второго и третьего магистральных приемопередатчиков и с входами данных регистра периода и счетчика адреса, выходы которого , кроме выхода старшего разр да, соединены с соответствующими входами данных первого и второго оперативных запоминающих устройств, входы-выходы которых объединены с вторыми входами-выходами данных соответственно третьего и второго магистральных приемопередатчиков и  вл ютс  соответственно первыми и вторыми входами-выходами данных блока, первый

ход первого элемента И объединен с перыми входами первого, п того и шестого лементов ИЛИ и  вл етс  входом выбора канала блока, второй вход объединен с вхоом записи счетчика адреса и  вл етс  вхо- 5 ом записи адреса блока, третий вход объединен с первым входом второго элемента И, с первым входом второго элемента ИЛИ и  вл етс  входом строба периода блока , а выход соединен с входом выборки кри- 10 сталла первого магистрального приемопередатчика, выход Выполнено которого соединен с вторым входом второго , с первыми входами третьего, седьмого элементов ИЛИ и с первым входом элемен- 15 та ИЛИ-НЕ, второй вход которого объединен с вторым входом второго элемента И и  вл етс  входом строба адреса блока, а выход соединен с первым входом двенадцатого элемента ИЛИ, второй вход которого 20  вл етс  входом инкрементации адреса блока, а выход соединен с входом синхронизации счетчика адреса, выход старшего разр да которого соединен через инвертор с вторым входом п того элемента ИЛИ и не- 25 посредственно с вторым входом шестого элемента ИЛИ, выход которого соединен с первыми входами дев того и одиннадцатого элементов ИЛИ и с входом выбора кристалла второго магистрального 30 приемопередатчика, первый и второй входы управлени  направлением передачи которого объединены с одноименными входами третьего магистрального приемопередатчика и соединены соответственно с выходом 35 седьмого элемента ИЛИ и с первым выходом второго регистра сдвига, второй вход которого соединен с первым входом дес того и с вторым входом одиннадцатого элементов ИЛИ, выход которого соединен с 40 первым входом четвертого элемента И, второй вход которого объединен с первым входом третьего элемента И и  вл етс  входом выбора кристалла блока, выход соединен с входом выбора кристалла первого опера- 45 тивного запоминающего устройства, а первый вход подключен к выходу дев того элемента ИЛИ, второй вход которого объединен с первым входом восьмого элемента ИЛИ и подключен к первому выходу первого 50 регистра сдвига, второй выход которого соединен с первым входом элемента И-НЕ с открытым коллектором, вход синхронизации объединен с входами синхронизации второго регистра сдвига, первого и второго 55 триггеров и  вл етс  первым входом синхронизации блока, вход сброса объединен с входами сброса второго регистра сдвига, первого и второго триггеров, счетчика адреса , регистра периода и  вл етс  входом

сброса болка, а установочный вход подключен к выходу тринадцатого элемента ИЛИ, первый вход которого объединен с вторым входом седьмого элемента ИЛИ, с третьим входом второго элемента И и  вл етс  первым входом управлени  направлением передачи , а второй вход объединен с первым входом четвертого элемента ИЛИ и соединен с выходом п того элемента И, первый и второй входы которого подключены к выходам Выполнено соответственно второго и третьего магистральных приемопередатчиков , вход выбора кристалла последнего из которых соединен с выходом п того элемента ИЛИ и объединен с вторыми входами восьмого и дес того элементов ИЛИ, выходы которых соединены соответственно со вторым и третьим входами третьего элемента И, выход которого соединен с входом выборки кристалла второго оперативного запоминающего устройства, вход записи- чтени  которого объединен с входом записи-чтени  первого оперативного запоминающего устройства и  вл етс  входом записи-чтени  блока, выход второго элемента И соединен с первым входом управлени  направлением передачи первого магистрального приемопередатчика, второй вход управлени  направлением передачи подключен к выходу четвертого элемента ИЛИ, второй вход которого объединен с вторыми входами первого и третьего элементов ИЛИ и  вл етс  вторым входом управлени  направлением передачи блока, выходы первого , второго и третьего элементов ИЛИ соединены соответственно с установочными входами второго регистра сдвига, первого триггера и с вторым входом элемента И-НЕ с открытым коллектором, выход которого  вл етс  выходом окончани  ввода-вывода блока, инверсный выход первого триггера соединен с входом синхронизации регистра периода и с установочным входом второго триггера, инверсный выход которого соединен с первым входом шестого элемента И, второй вход и выход которого соединены соответственное выходом переноса нулевого состо ни  и с входом записи счетчика периода, входы данных которого соединены с соответствующими выходами регистра периода , вход синхронизации и выходы  вл ютс  соответственно вторым входом синхронизации и группой выходов блока, а вход разрешени  счета подключен к инверсному выходу третьего триггера, входы сброса и синхронизации которого  вл ютс  соответственно первым и вторым входами пуска блока.

4. Преобразователь поп.1,отличаю- щ и и с   тем, что каждый из каналов формировани  последовательностей выполнен в виде регистра пам ти, регистра фазовращател , цифрового компаратора, счетного триггера и инвертора, выход которого  вл етс  информационным выходом канала, а вход объединен с установочным входом счетного триггера и соединен с выходом счетного триггера, вход синхронизации которого подключен к выходу цифрового ком паратора, первые информационные входы и вход разрешени  сравнени  которого  вл ютс  соответственно группой входов и входом сравнени  канала, а вторые информационные входы соединены с соответствующими выходами регистра фазовра- щател , вход синхронизации которого  вл етс  входом записи канала, вход сброса объединен с входами сброса счетного триггера и регистра пам ти и  вл етс  входом установки исходного состо ни  канала, вход синхронизации и входы данных регистра пам ти  вл ютс  соответственно входом строба данных и входами-выходами данных канала, выходы регистра пам ти, кроме выхода старшего разр да, соединены с соответствующими входами данных регистра фазовращател , а выход старшего разр да  вл етс  входом старшего разр да канала.

5. Преобразователь по п.1, о т л и ч а ю- щ и и с   тем, что каждое устройство управлени  выполнено в виде с первого по шестой триггеров, с первого по п тый инверторов, первого и второго элементов ИЛИ-НЕ, с первого по четвертый элементов 2И-ИЛИ-НЕ, первого и второго элементов И, выходы которых  вл ютс  соответственно четвертым и третьим выходами устройства , первый вход первого элемента И объединен с первым входом второго эле- мента И и подключен к выходу первого триггера , вход сброса которого  вл етс  входом пуска устройства, вход синхронизации объединен с входом синхронизации третьего триггера, с входом третьего инвертора, с первым входом второго элемента ИЛЙ-НЕ и  вл етс  входом первого строба данных устройства, вход первого инвертора  вл етс  входом установки исходного состо ни  устройства, а выход соединен с первым вхо- дом первого и вторым входом второго элементов ИЛИ-НЕ, выход последнего из которых соединен с входами сброса четвертого и шестого триггеров, выходы которых соединены с пеовым и вторым входами первой группы входов соответственно первого и третьего элементов 2И-ИЛИ-НЕ, выходы которых соединены с вторыми входами соответственно первого и второго элементов И, третий вход последнего из которых объединен с третьим входом первого элемента И и  вл етс  входом синхронизации устройства , второй вход первого элемента ИЛИ-НЕ объединен с входом п того инвертора и  вл етс  входом второго строба данных устройства , а выход соединен с входами сброса второго, третьего и п того триггеров, выход последнего из которых соединен с первым входом второй группы входов третьего элемента 2И-ИЛИ-НЕ, второй вход группы которого объединен с первым входом первой группы входов первого элемента 2И-ИЛИ- НЕ и подключен к выходу третьего триггера, второй вход первой группы выходов первого элемента 2И-ИЛИ-НЕ подключен к выходу второго триггера, вход синхронизации которого объединен с первым входом первой группы входов второго элемента 2И- ИЛИ-НЕ, с входом второго инвертора и  вл етс  вторым входом устройства, выход второго инвертора соединен с входом синхронизации четвертого триггера и с первым входом второй группы входов второго элемента 2И-ИЛИ-НЕ, второй вход второй группы входов которого соединен с выходом третьего инвертора и объединен с первым входом первой группы входов четвертого элемента 2И-ИЛИ--НЕ, второй вход первой группы входов которого объединен с входом синхронизации шестого триггера и подключен к выходу четвертого инвертора, вход которого объединен с входом синхронизации п того триггера, с первым входом второй группы входов четвертого элемента 2И-ИЛЙ-НЕ и  вл етс  первым входом устройства, выход п того инвертора соединен с вторыми входами соответственно первой и второй группы входов соответственно второго и четвертого элементов 2И-ИЛИ-НЕ, выходы которых  вл ютс  соответственно вторым и первым выходами устройства.

Фаг.1

v Ч)

$

J

MnotwctHgfibfti/ttr ntofflawfuffi/eftofu преоЁйозрб /пелй нод-Фозо

Г.7. 1

ы

/гС

рГл .//u

2.-У

J

71

п

00

о

О)

см

т

г

f.

«Ч

I