SU1709299A1 - Вычислительное устройство - Google Patents
Вычислительное устройство Download PDFInfo
- Publication number
- SU1709299A1 SU1709299A1 SU894773602A SU4773602A SU1709299A1 SU 1709299 A1 SU1709299 A1 SU 1709299A1 SU 894773602 A SU894773602 A SU 894773602A SU 4773602 A SU4773602 A SU 4773602A SU 1709299 A1 SU1709299 A1 SU 1709299A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- elements
- output
- connected respectively
- packet code
- Prior art date
Links
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
Изобретение относитс к автоматике и вычислительной технике и может быть использовано в сверхбыстродействующих устройствах обработки информации. Целью изобретени вл етс расширение области применени за счет умножени пакетного кода ti-системы снислени на два. Поставленна цель достигаетс тем, что в вычислительное устройство, содержащее п-2 элементов И 1. дополнительно введены (п-1)-й элемент И 1 и п-2 элементов ИЛИ 4. 1 ил.
Description
Изобретение относитс к автоматике и вычислительной технике и может быть использовано в сверхбыстродействующих устройствах обработки информации.
Цель изобретени - расширение функциональных возможностей за счет умножени пакетного кода ti - системы счислени на два.
На чертеже представлена схема вычислительного устройства дл п 6.
Вычислительное устройство содержит группу элементов И 1i - Is, входы 2i - 2б устройства, выходы 3i - За устройства, группу элементов ИЛИ 4i - 44Натуральное п-разр дное число А представимо пакетным кодом ti - системы счислени многочленом
А i a(S)/(;S),
s Г
a(S) O.V(S + 2)A- 2 а(Ю(Ю;
lc s-f-i
a(S) a(S-1) 1,
V(S + 2)A- a(H)V(K)V(S + 3)k 5-1-1(i)
V(S) V(S - 2) + V (S - 3), t/ (0) V41)« . (2)
Мощность пакетного кода определ етс значением (п + 3).
Структура пакетного кода - наличие пакетов из двух следующих подр д единиц, разделенных не менее чем трем нул ми.
Из соотношени (2) следует алгоритм умножени на два значащих цифр пакетного кода
2V(S) + 2V(S-1)
V(S + 2) + V(S) + V(S-1).(3)
Так как по условию (1) два пакета единиц разделены, по меньшей мере, трем нул ми, то перенос единицы в результате умножени на два в (S + 2) разр д осуществл етс без задержки.
Сущность изобретени заключена в технической реализации соотношени (3) с помощью элементов И 1 и ИЛИ 4. Введенные элементы ИЛИ 4 и новые св зи обеспечивают формирование сигнала (S + 2) в выражении (3).
Вычислительное устройство работает следующим образом.
При подаче на входы 2i - 2б пакетного кода, удовлетвор ющего представлению (1),
каждый пакет единиц S и S-1 разр дов этого кодгЭ поередством элементов И 1 и ИЛИ 4 согласно соотношению (3) преобразуетс в три единицы S + 2, S и S - 1 разр дов кода произведени на два. Врем получени суммы определ етс временем срабатывани двух логических элементов.
Claims (1)
- Формула изобретени Вычислительное устройство, содержащее п-2 элементов И (где п - разр дность пакетного кода ti-системы счислени ), причем 1-й вход устройства (I 1п-2) соединен соответственно с первым входом 1-го элемента И, выход (п-2)-го элемента И соединен с (п+1)-м выходом устройства, второй вход 1-го элемента И соединен соответственно с (Н-1)-м входом устройства, отличающеес тем, что, с целью расширени функциональных возможностей за счет умножени пакетного кода 11-системы счислени на два, в него.введены (п-1)-й .neMeHT И и п-2 элементов ИЛИ, причем первый вход первого элемента ИЛИ соединен с первымвходом и первым выходом устройства, первый вход i-ro элемента ИЛИ (i 2 п-2)соединен соответственно с выходом (i-l)-ro элемента И, второй вход первого элемента ИЛИ соединен с вторым входом устройства,третий вход которого соединен с третьим выходом устройства j-й вход которого 0 4. ..., п) соединен соответственно с вторым входом (j - 2)-го элемента ИЛИ, выход которого соединен соответственно с )-м выходом устройства, выходы первого элемента Или и (n-l)-ro элемента И соединены соответственно с вторым и (п+2)-мвыходами устройства , первый и второй входы (n-l)-ro элемента И соединены соответственно с (п-1 )-м и п-м входами устройства.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894773602A SU1709299A1 (ru) | 1989-12-25 | 1989-12-25 | Вычислительное устройство |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894773602A SU1709299A1 (ru) | 1989-12-25 | 1989-12-25 | Вычислительное устройство |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1709299A1 true SU1709299A1 (ru) | 1992-01-30 |
Family
ID=21486958
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU894773602A SU1709299A1 (ru) | 1989-12-25 | 1989-12-25 | Вычислительное устройство |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1709299A1 (ru) |
-
1989
- 1989-12-25 SU SU894773602A patent/SU1709299A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР№ 1476460. кл. G 06 F 7/49, 1987.Авторское свидетельство СССР №' 1487196. кл. Н 03 М 7/30, 1987. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1709299A1 (ru) | Вычислительное устройство | |
US4218758A (en) | Parallel-to-serial binary data converter with multiphase and multisubphase control | |
SU1677707A1 (ru) | Устройство дл умножени полиномов | |
SU1287262A1 (ru) | Формирователь импульсов | |
SU1195428A1 (ru) | Устройство дл формировани серий импульсов | |
SU1134947A1 (ru) | Устройство дл вычислени значени полинома @ -й степени | |
RU2047895C1 (ru) | Анализатор спектра | |
SU1571613A1 (ru) | Конвейерное вычислительное устройство | |
SU1387004A2 (ru) | Устройство дл сопр жени @ датчиков с ЭВМ | |
SU1659998A1 (ru) | Устройство дл сортировки чисел | |
SU1633529A1 (ru) | Устройство дл мажоритарного выбора асинхронных сигналов | |
SU1667055A1 (ru) | Устройство дл умножени чисел по модулю | |
SU1277095A1 (ru) | Устройство дл суммировани @ @ -разр дных двоичных чисел | |
SU951294A1 (ru) | Устройство дл сравнени двоичных чисел | |
SU1596322A1 (ru) | Устройство дл возведени в квадрат двоичных чисел | |
SU1130858A1 (ru) | Преобразователь двоичного кода в двоично-дес тичный | |
RU1800463C (ru) | Устройство дл треугольного разложени матриц | |
SU1741269A1 (ru) | Преобразователь кода системы счислени с одним основанием в код системы счислени с другим основанием | |
SU1476616A1 (ru) | Преобразователь двоичного кода в двоично-дес тичный код угловых величин | |
SU1438007A2 (ru) | Преобразователь последовательного кода в параллельный | |
SU928343A1 (ru) | Устройство дл сортировки чисел | |
SU1403059A1 (ru) | Устройство дл сортировки массивов чисел | |
SU1070541A1 (ru) | Преобразователь кода Гре в параллельный двоичный код | |
SU1741270A1 (ru) | Преобразователь кода системы счислени с одним основанием в код системы счислени с другим основанием | |
SU1091164A1 (ru) | Устройство дл последовательного выделени единиц из двоичного кода |