SU1695383A1 - Программируема логическа матрица - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  посто нной пам ти типа ПЛМ в БИС управл ющей пам ти. БИС микропроцессоров . микроЭВМ с высокими требовани ми по быстродействию и ограниченным энергопотреблением. Эти качества ПЛМ достигаютс  за счет обеспечени  асинхронного перехода к подзар ду элементов И 1 и элементов ИЛИ 2 непосредственно в фазе выборки. Дл  этого в устройство дополнительно введены блок установки и две группы блоков 6, 7 временного хранени  1 ил

Description

Изобретение относитс  к цифровой вычислительной технике и может быть использовано при построении микропроцессоров и микроЗВМ.

Целью изобретени   вл етс  повышение быстродействи  и снижение потребл емой мощности программируемой логической матрицы (ПЛМ).

На чертеже изображена принципиальна  электрическа  схема ПЛМ.

ПЛМ содержит элементы И 1, элементы ИЛИ 2, блоки 3, 4 подзар да первой и второй групп, усилители 5, блоки 6,7 временного хранени  первой и второй групп, блоки установки 8, формирователь 9 сигнала выборки , формирователь 10 импульсов запуска . Формирователи 9 и 10 образуют блок 11 местного управлени . На чертеже показаны также информационные входы 12 и выходы 13 ПЛМ, вход выборки 14 ПЛМ. выход готовности 15 ПЛМ, шина 16 нулевого потенциала и шина 17 напр жени  питани .

Каждый блок 3,4 подзар да первой и второй групп содержит МДП-транзистор р- типа 18, который во включенном состо нии осуществл ет подзар д гыхода соответствующего элемента И или ИЛИ до уровн  логической 1 в фазе подзар да ПЛМ.инвер- тор 19 обратной св зи и МДП-транзистор р-типа 20, фиксирующие этот уровень на выходе элементов И или ИЛИ.

Каждый усилитель 5 представл ет собой инвертор с управл емым переключением в состо ние логического О, состо щий из МДП-транзисторов р-типа 21 и п-типа 22 и 23. Каждый блок установки 8 состоит из элемента 2 И-Н Е 24 и инвертора 25 и служит дл  возбуждени  соответствующих входов элементов И и возврата их в исходное логическое состо ние.

Каждый блок 6 временного хранени  содержит МДП-транзистор р-типа 26, который служит дл  установки блока в исходное состо ние , инвертор 27 и высокоомный инвертор 28 обратной св зи, которые вместе

сл С

О Ю СЛ

ы

00

со

образуют  чейку пам ти, а также выходной инвертор 29. В блоках временного хранени  6 фиксируетс  выходной набор термов эле- ментоо И на период выборки элементов ИЛИ.

Каждый блок 7 временного хранени  содержит выходной инвертор 30, инвертор 31, образующий вместе с высокоомным инвертором 32  чейку пам ти, а также МДП-тран- зисторы 33 и 34 соответственно р- и п-типа. Транзистор 33 служит дл  переключени   чеек пам ти в процессе выборки ПЛМ, транзистор 34 - дл  установки в исходное состо ние. Блоки временного хранени  7 служат дл  фиксации выходного набора ППМ до окончани  фазы выборки.

Формирователе 9 сигнала выборки со- сиит из грех каскадов. Первый каскад аналогичен усилителю 7 и содержит МДП- транзисторы р-тмпа 35 и п-типа 36 и 37. Второй каскад, состо щий из МДП-транзи- сторов р-типа 38 и п-типа 39 и 40, представл ет собой управл емый инвертор, выход которого переключаетс  в состо ние логического 0 в зависимости от двух сигналов. Третий каскад состоит из МДП-транзисто- ров р-типа 41 и п-типа 42 и предназначен дл  управлени  усилител ми.

Формирователь 10 импульсов запуска состоит из элементов 2 И-НЕ 43 и 44, образующих RS триггер, злементов 2 И-НЕ 45 и 3 И-НЕ 46 и инверторов 47-55.

ПЛМ функционирует следующим образом .

В начальном состо нии управл ющий CMi нал выборки ПЛМ на входе 14, соот- ветстзу ющий сигналу на входе 56 формировател  10, находитс  в состо кии логического 0. При этом в состо нии логического 0 наход тс  входы запуска 57 и 58 опоков установки 8 и блоков подзар да 3 ч. соответственно, все входы 59 элементов И. Соответственно, n-канальные транзисторы элементов И выключены, а транзистор 18 блоков подзар да 3 находитс  во пключенном состо нии, выходы 60 элементов И зар жены до напр жени  питани , а транзистор 21 усилителей 5 выключен, Уровн ми логического 0 и 1 соответственно на п том 61 и третьем 62 выходах формировател  10 импульсов запуска включены транзисторы 38, 42 и выключен транзистор 40 формировател  9 сигнала выборки. Выход 63 формировател  9 сигнала выборки находитс  в состо нии логического 0,транзистор 23 усилител  5 выключен. Выход 64 усилител  5 находитс  в состо нии высокоомного выходного сопротивпени , транзистор 26 блоков G временного хоанени  включен

уровнем логического 0 на четвертом 65 выходе формировател  10 импульсов запуска и, соответственно, выход 66 блоков 6 временного хранени  и соединенные с ним входы 67 элементов ИЛИ установлены в состо ние логического 0, n-канальные транзисторы злементов ИЛИ выключены, транзистор 18 блоков подзар да 4 включен уровнем логического 0 на втором 68 выходе

0 формировател  10 импульсов запуска, выходы 69 злементов ИЛИ зар жены до напр жени  питани . При этом транзистор 33 блоков 7 временного хранени  выключен, а транзистор 34 включен уровнем логической

5 1 на шестом выходе 70 формировател  10 импульсов запуска, и выходы ПЛМ наход тс  в состо нии логической 1. Первый вход 56 формировател  10 импульсов запуска находитс  в состо нии логического 0 и триггер,

0 образованный элементами 2 И-НЕ 43 и 44, установлен в состо нии логического 0 на выходе элемента 44.

При переключении управл ющего сигнала выборки ПЛМ 14 в состо ние логиче5 ской 1 начинаетс  фаза выборки ПЛМ. На первом ее этапе триггер в формирователе- импульсов запуска переходит в состо ние хранени  информации, и блокируютс  элементы , осуществл ющие подзар д выходов

0 злементов И и ИЛИ и предустановку блоков 6, 7 временного хранени . Так, переключаютс  в состо ние логической 1 первый 71, второй 68 и четвертый 65 выходы, в состо ние логического 0 - шестой 70 выход блока

5 10, в результате чего выключаетс  транзистор 18 в блоках подзар да 3 и 4 и транзисторы 26 и 34 в блоках 6, 7 временного хранени . При переключении п того 61 выхода блока 10 из состо ни  логического 0 в

0 состо ние логической 1 и третьего выхода 62 из состо ни  логической 1 в состо ние логического 0 измен ютс  состо ни  транзисторов 38, 40, 42 в блоке 9, блок готов к формированию импульсов запуска усилите5 лей 5. Одновременно происходит запуск блоков.установки 8 и на входных шинах 59 элементов И начинает устанавливатьс  информаци , соответствующа  коду на входных шинах 12 ПЛМ. По достижении на

0 шинах 59 уровн  порогового напр жени  МДП-транзистора п-типа открываютс  соответствующие транзисторы элементов И. Через эти транзисторы начинают разр жатьс  св занные с ними выходы элемен5 тов И. Весь этот.процесс формировани  выходных термов элементов И моделируетс  на последнем элементе И, когда выход этого элемента разр жаетс  до точки переключени  первого каскада блока 9, выход первого каскада переключаетс  в

состо ние логической 1, второй каскад - в состо ние логического 0 и выход 63 блока 9 - в состо ние логической 1. На выходах усилителей 5, св занных с разр жающимис  выходами элементов И, по вл етс  активный уровень логической 1, а выходы усилителей 5, св занные с неразр жающимис  выходами элементов И, переключаютс  в состо ние логического 0. Информаци  с выходов усилителей 5 фиксируетс  блоками 6 временного хранени , на втором выходе 72 последнего блока б по вл етс  уровень логической 1. Триггер в блоке 10 переключаетс  в состо ние логической 1 на выходе элемента 2 И-НЕ 44. Уровень логического 0 на п том выходе блока 10 блокирует блоки установки 8, и с этого момента процесс на зар жаемых входных шинах 59 элементов И смен етс  их разр дом до уровн  логического 0.Уровень логического 0 на первом 71 выходе блока 10 включает транзистор 18 в блоках подза- р да 3 и начинаетс  подзар д выходов 60 элементов И. Одновременно уровнем логической 1 на третьем выходе 62 блока 10 включаетс  транзистор 42 блока 9 и выход 63 блока 9 переключаетс  в состо ние логического 0, а транзистор 23 в усилителе 5 закрываетс . Когда на выходах элементов И устанавливаетс  потенциал выше уровн  порога МДП-транзисюра р-типа, все усилители переход т в состо ние высокого выходного сопротивлени .

Описанный подзар д элементов И совмещен с процессом дальнейшей выборки ПЛМ в целом. В соответствии с записанным содержимым блоков 6 временного хранени , часть входных шин элементов ИЛИ начинает зар жатьс . По достижению на этих шинах порогового напр жени  МДП-тран- зистора n-типа открываютс  соответствующие транзисторы элементов ИЛИ. Через эти транзисторы начинают разр жатьс  св занные с ними выходы 69 элементов ИЛИ. Когда соответствующие выходы элементов ИЛИ разр д тс  до порогового напр жени  МДП-транзистора р-типа, начинают переключатьс  в состо ние логического 0 выходы 73 блоков 7 временного хранени . С этого момента времени на выходах 73 блоков 7 временного хранени  зафиксирован выходной набор разр дности п, представл ющий собой запрограммированную булеву функцию от входных переменных.

При этом уровнем логического 0 на втором выходе 74 поел еднего(п+1)-го блока 7 переключаетс  в состо ние логического 0 четвертый 65 и второй 68 выходы блока 10. Уровнем логического 0 на четвертом выходе 65 блока 10 включаетс  транзистор 26 в блоках 6. Блоки 6 устанавливаютс  в состо ние логического 0 по выходу 66 и входы 67 элементов ИЛИ начинают разр - жатьс . Уровнем логического 0 на втором выходе 68 блока 10 включаетс  транзистор 18 блоков подзар да 4, и начинаетс  подзар д выходов 69 элементов ИЛИ. Тоаизистоо 33 в блоках 7 закрываетс .

0По вление логического 0 на выходе последнего (пН)-го блока 7  вл етс  признаком готовности выходного набора ПЛМ дл  внешних устройств. По завершении использовани  кода на выходах 13 ПЛМ внеш5 нее устройство переводит сигнал выборки на входе 14 ПЛМ из состо ни  логической 1 в состо ние логического 0, и фаза выборки ПЛМ заканчиваетс . При переключении сигнала выборки ПЛМ в состо ние логического

0 0 начинаетс  фаза предустановки ПЛМ Триггер в блоке 10 переключаетс  в состо ние логической 1 по выходу элемента 2 И-НЕ 44, шестой выход 70 блока 10 переключаетс  в состо ние логической 1 Этим уровнем

5 открываетс  транзистор 34 в блоках 7 временного хранени . Блоки 7 переключаютс  в состо ние логической 1 на выходах 71, т с выходы 13 ПЛМ устанавливаютс  в исходное состо ние.

0Как видно из приведенного описани 

работы, в предлагаемой ПЛМ реализован асинхронный переход внутри ПЛМ к подза- р ду элементов И и ИЛИ непосредственно в фазе выборки. При этом процесс подзар 5 да элементов И совмещаетс  с началом аы- борки элементов ИЛИ Процесс подзар да элементов ИЛИ начинаетс  в фазе выборки с момента записи выходного набора в блоки 7 временного хранени . По переключению

0 внешним блоком синхрочиээции управл ющего сигнала выборки ПЛМ в состо ние логического 0, внутри ПЛМ подтверждаетс  сосю ние подзар да дл  элементов И и ИЛИ. При этом выполн етс  установка триг5 гера в блоке 10 и блоков временнего хранени  7 в исходное состо ние. Эта фаза называетс  фазой предустановки. Таким образом вместо строго разграниченных фаз -выборки и подзар да в описанной

0 ПЛМ реализован асинхронный подзар д элементов И и ИЛИ по завершению формировани  на их выходах соответствующего выходного набора данных. Это и дает выигрыш в быстродействии.

5Разр д и зар д входных и выходных

шин элементов И и ИЛИ представл ет собой медленный во времени процесс в св зи с большой распределенной емкостью шин, достигающих дес тка пикофарад. Дл  уменьшени  площади ПЛМ в элементах И и

ИЛИ используютс  гранзисторы минимальной величины. Как следует из описани  работы ПЛМ, процесс выборки развиваетс  до достижени  на соответствующих шинах элементов И и ИЛИ пороговых уровней напр жени . Асинхронный переход к подзар - ду но св зи останавливает этот процесс, vi возвращает шины элементов И и ИЛИ з исходное состо ние. Таким образом, достигаетс  перезар д больших емкостей шин элементов И и ИЛИ в неполном диапазоне напр жений между уровн ми нулевого напр жени  и напр жени  питани , что приводит к снижению потребл емой ПЛМ мощности

Claims (1)

1. Формула изобретени 

   Программируема  логическа  матрица, содержаща  элементы И, элементы ИЛИ, первую группу блоков подзар да, причем еыход каждого блока подзар да первой группы соединен с выходом соответствующего элемента И, вторую группу блоков под- зар да, причем выход каждого блока подзар да второй группы соединен с выходом соответствующего элемента ИЛИ,усилители , информационный вход каждого из которых, кроме последнего, соединен с выходом соответствующего элемента И, формирователь сигнала выборки, информационный вход которого соединен с выходом последнего элемента И, а выход -со стробирующим входом каждого усилител , формирователь импульсов запуска, первый вход которого  вл етс  входом выбор- программируемой логической матрицы, первый и второй выходы соединены со входами запуска блоков подзар да первой и второй групп соответственно, a tpe- тий выход - с первым входом запуска формировател  сигнала выборки, отличающа с  тем, что, с целью повышени  быстродействи  и снижени  потребл емой мощности, в программируемую логическую матрицу введены перва  группа

   блоков временного хранени , первый вход каждого из которых соединен с выходом соответствующего усилител , второй вход- с четвертым выходом формировател  импульсов запуска, выход каждого блока временного хранени  первой группы соединен с соответствующим входом каждого элемента ИЛИ, блоки установки, информационный вход каждого из которых, кроме первого,  вл етс  соответствующим информационным входом программируемой логической матрицы, вход запуска каждого блока установки соединен с п тым выходом формировател  импульсов запуска, выход каждого блока установки соединен с соответствующим входом каждого элемента И, а информационный вход первого блока установки соединен с шиной питани  программируемой логической матрицы, втора  группа блоков временного хранени , выход каждого из

   которых, кроме последнего,  вл етс  соответствующим информационным выходом, а последний - выходом готовности программируемой логической матрицы, первый вход каждого блока временного хранени  второй

   группы соединен с выходом соответствующего элемента ИЛИ, а второй вход - с шестым выходом формировател  импульсов запуска, второй и третий входы формировател  импульсов запуска соединены со

   вторыми выходами последних блоков временного хранени  первой и второй групп соответственно, второй вход запуска формировател  сигнала выборки соединен с п тым выходом формировател  импульсов

   запуска, информационный вход последнего усилител  соединен с шиной питани  программируемой логической матрицы.

   17

   й|