JPS58164092A - 書込み・読出しｉｃメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、メモリセルが一トランジスタ・メモリセルと
して構成され、またメモリを含む半導体チップ上にマト
リクスの行および列に沿って配置されており、各マトリ
クス列にはたとえばＲＳフリップフロップの形態の各１
つのコンパレータと構成の点ではメモリセルと同様の少
なくとも各１つの比較セルとがズ」応づけられており、
各マトリクス列の同様の比較セルにより１つの追加的な
−７トリクス行が形成さ１ｔており１列に関するアドレ
ス指定は個々の列のメモリセルを付属の比較セルとなら
んでそれぞれ一括する各１つのビット線を弁して行なわ
れ、また行に関するアドレス指定は当該の−７トリクス
行に属する一トランジスタ・メモリセルを一括する各１
つのワード線を介して行すわλｔており、コンパレータ
への電圧印加が一方では付属のビット線に与えらオする
信号に基づいて、また他方では供給電位とコンパレータ
の供給゛退位端子−との間の断続的接続に基づいて行な
われる書込み・読出しＩＣメモリに関する。

このようなダイナミックに作動する書込み・続出しＩＣ
メモリの通常の組織では、メモリマトリクスのも列に列
方向に平行に延びかつ当該のマトリクス列内に設けられ
たートランジスタ・メモリセルと接続された各１つのビ
ット線が対応づけられており、このビット線がコンパレ
ータの一方のΔカ端に接続されている。コンパレータの
他方の入力端には、コンパレータと協同して当該のマト
リクス列のアドレス指定により選択されたメモリセルの
ディジタル作動状態の判定を可能にする比較セルが接続
されている。

一トランジスタ・メモリセルとして構成されている。そ
れらは特にｎチャイ・ル形式の各１つの自己阻止性ＭＯ
８）ランスファトランジスタから成り。

そのソースまたはドレインは付属のビット線に接続され
ており、またそのゲートは当該のメモリセルに対応づけ
られておりかつ当該のメモリセルを含むマトリクス行に
沿って延びているワード線に接続されている。当該のメ
モリセルのトランスファトランジスタの他方の電流端子
（ドレインまたはソース）は特にＭＯＳバラクタにより
形成された記憶キャパシタの一方の極に接続されており
、その他方の極は回路の固定電位たとえば基準電位（接
地電位）に接続されている。比較セルに対しては個々の
マトリクス行のワード線に相当するアドレス線（ダミー
線）が設けられており、それを介して追加的なマトリク
ス行を形成する比較セルのトランスファトランジスタの
ゲートがデコーダにより制御される。その他の点では個
々の比較セリセルの構成および接続と同じである。個々
のマトリクス行、従ってまたワード線に属するメモリセ
ルのトランスファトランジスタは前記のように共１由に
それらのゲートで当該のワード線に接続されており、そ
れを介して制御されろ。

経験によれば、ダイナミックメモリにおけるアクセス時
間を決定的に支配するのは、いわゆる内部評価の時間的
経過、Ｔなわちマトリクス列内の互いに等しいコンパレ
ータの機能である。すなわち、付属ビット線信号および
ワード線信号にコンパレータをできるかぎり迅速に応動
させることが望ましい。そのための１つの公知の対策は
、個々の、メモリセルおよび比較セル内に設けられてい
るコンデンサの充電または教室時間を短縮するため、ビ
ット線キャパシタンスを減少し、またはビット線を予充
電することである。

本発明の目的は、応動時間の短縮に適した別の対策が講
じられているダイナミックメモリを提供することである
。

この目的は、本発明によれば、冒頭に記載した種類の書
込み・続出しＩＣメモリにおいて、コンパレータの両信
号端子とこれらの端モを制■…する一トランジスタ・メ
モリセルまたは比較セルとの間の接続が各１つの断続（
クロック制御）されるトランスファトランジスタを弁し
て行われており、両トランスファトランジスタのゲート
に共通に印加される断続（クロック）信号が供給電位た
とえば接地電位とコンパレータの供給電位端子との間の
接続を断続する信号により制御される回路部分から発生
されており、この回路部分が、この回路部分から与えら
れる個々の断続信号に基づいて両トランスファトランジ
スタが前記供給電位たとえば接地電位にコンパレータが
接続される時点に先立って低抵抗の導通状態にあり、そ
れによってコンパレータのアクティブ化と同時に導通状
態と比　　　　　１較して高抵抗の状態に切換えられま
たは阻止状態にされるように、また前記供給電位をコン
パレータの供給電位端子に接続する断続信号の負のスロ
ープの終了の直後に両トランスファトランジスタが導通
状態に再び切換えられるようにする役割をしていること
を特徴とする書込み・読出しＩＣメモリにより達１戊さ
几る。

以下、図面により本発明によるメモリの構１戎およびそ
の作動の仕方を詳細に説明する。

第１図に示されているように、コンパレータには好まし
くは回路の曲のトランジスタと同様にｎテ・ヤネル形式
で自己ＩＳ目止性の２つの互いに等しいＪ■Ｏ８電界効
果トランジスタから成っている。コンパレータにの両出
力端Ｓは両トランジスタｔのそれぞれ・一方のトランジ
スタのドレインとそれぞれ他方のトランジスタのゲート
とにより形成されており、これらの両トランジスタｔの
両ソース端子はコンパレータにの供給電位入力端子ａを
形成している。この供給電位入力端子ａはたとえば基準
電位（接地電位）により与えられている断続信号φ８を
印加されている。コンパレータＫに対すを介してビット
線Ｂ　ＬまたはＢＬからコンパレータにの信号端子Ｓに
与えられる信号のレベルにより与えられている。

両トランスファトランジスタＴはＲＳフリップフロップ
または他の公知の形態で構成されたコンパレータにの両
信号端子Ｓの各々とそのコンパレータに対応づけら几で
いる一トランジスタ・メモリセルまたは比較セル（いず
れも図示せず）との間の接続を形成−「る。このことに
ついては、たとえばドイツ連邦共和国特許出願公告第３
００２０１７号公報または’　１９７７　　ＩＥＥＥＩ
ＩＥ　Ｉｎｔｅｒｎ−ａｔｉｏｎａｌ　５Ｑｌｉｄ　−
３ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ　Ｃｏｎｆｅｒｅ−ｎｃ
ｅ　”　、　　第１２．１３頁に詳細に説明されている
。上記の文献に示されている回路では、コンパレータに
の両信号端子が各１つのＭＯ８電界効果トランジスタを
弁して付属のビット線区間に接続されている。しかし、
これらのトランジスタのゲートには断続される信号では
なく一定の電位が与−に記の文献に既に示されている」
：うに、コンパレータにの迅速な応動を可能にするため
には、コンパレータの信号端子Ｓに接続すべきビット線
区間ＢＬおよびＢＬを読出し信号または書込み信号の印
加に先立って予充電することが有利であり、それによっ
て当該のビット線ＢＬ、ＢＬに対応づけられているメモ
リセルまたは比較セルの書込み時間も読出し時間も短縮
されるので、コンパレータの応動が血著に迅速化される
。そのためには。

個々のビット線区間ＢＬまたはＢＬと前記供給電位ｖＣ
Ｃとの間に予充電トランジスタｔ　が追加さｉｔており
、そオｔらが共１山の断続信号φ７により制御される。

予充電トランジスタＬ　はコンパレータＫにｋＪ　Ｌｉ
ｙづけら几ているビット線ＢＬおよびＢＬ上で書込みが
行なわれている期間中および１涜出しが行なわれている
期間中は阻止状態にあり、また休止期間中は導・山伏聾
にある。トランジスタｔ　４−を制４ｉ１１１する予充
電パルス、φヤの時間的経過は第２：　図および弔４図
に示されている。１さて本発明によるメモリは特に、当
該のコンパレータＫに属するビット線１（Ｌおよび８　
Ｌの予充′屯に関連して第４図に承されている時１量的
経過を有するパルスφ。により両トランスファトランジ
スタＴが共１１℃に制御さ几るように構成されている。

周知のように、ダイナミックメモリのアクセス時間を決
定的に支配するのはコンパレータＫによる内部信号評価
の時間的経過である。ビット線区間ＢＬおよびＢＬ上で
、そオｔぞれアドレス指定されたメモリセルまたは比較
セルから供給された信号または参照信号がコンパレーク
Ｋに与えられる。

両トランスファトランジスタＴの制御が、供給電位端子
ａに与えられるパルスφ８の各１つにより開始される評
価に対して必切な時間的関係で行なわれることが特に重
要である。コンパレータＫによる信頼性に富む評価を可
能（二゛するため、両トランスファトランジスタＴは常
時導通状態にくらべて高抵抗の状態にされる。その際、
トランジスタＴはＩＳ目止状態にはさｆＬない。〔本発
明の代替的な実施態様として、その際にトランジスタＴ
が完全ｆＳｌ、ｌ止状態にされる実施、１ル様について
は後で説明する−そオｔぞれ選択されたメモリセルおよ
び比較セルの作動状態の評価がコンパレータにで行なわ
れた後、評価結果に応じてコンパレークにの信号端子Ｓ
に生ずる論理的信号が付属のビット線区間＋３　Ｌまた
はＢＬに伝達される。

本発明に基づいて、その際に下記の動作が行なわれる。

最初に可及しておくべきこととして、いずれの場合にも
コンパレータにの両信号端子Ｓの間には付属の両ビット
線区間ＢＬおよびＢＬ上に伝達丁べきそれぞｎｌつの信
号差（すなわち２つの倫理レベル゛°０″と°１′との
間の差）が存在する。しかし予め１両ビット線区間の間
に存在する信号差をコンパレータＫによる評価のためコ
ンパレータＫに伝達する必要がある。この伝達の声めの
最初の段階で両トランスファトランジスタＴは低抵抗に
切換えられており、従って導１ｍ状態にを介してのコン
パレータにの制御は非常に迅速に完了し、コンパレータ
１（は、どちらの側（ＢＬもしくはＢＬ）に倫理レベル
゛０′°または”′１″に応じて高いほうの電位が存在
しているかに従って、一方もしくは他方の方向に跳躍せ
しめられる。

両ビット線区間ＢＬおよびＢＬへのコンパレータにの反
作用は、供給電位入力端子ａを制御するパルスφ８の立
下がり縁の後に開始する。コンパレータに内のトランジ
スタｔのキャパシタンスの充電によりトリガされるコン
パレータにの跳躍動作を加速するため１本発明によれば
、コンパレータに内の両トランジスタｔの一方もしくは
他方を経てのこの電荷の流出が、ＢＬおよびＢＬにおけ
る大きなキャパシタンスが高抵抗に切換えられた（また
は阻止状態にされた）トランスファトランジスタＴによ
り切離されていることによって加速されるように配慮さ
れている。丁なわち、コンパレータに内の交さ接続によ
り両ビット線区間Ｂ　Ｌこのことが跳躍動作の遅れの原
因となるのを回避するため１両ビット線区間ＢＬおよび
Ｂ　Ｔ、が跳躍動作のトリガに必要な電荷；■の供給の
直後に跳躍動作の開始に先立ってトランスファトランジ
スタのゲートの適当な制御により完全阻止状態もしくは
少なくとも十分に高抵抗の状態にされる。

一方の作動状態から他方の作動状態へのコンパレータに
の跳躍中にコンパレータにの供給”４位端子ａに与えら
れているパルスφ８の終了と同時に。

本発明によれば、コンパレータにと両付属ビット線区間
Ｂ　ＬおよびＢＬとの間の接続が再び導通状態または低
抵抗状態にされるので、コンパレータにの両信号端子Ｓ
に生ずる論理状態は遅れなしに両ビット線区間ＢＬおよ
びＢ　Ｌに作用し得る。

第３図に示されている書込み・読出しメモリ用の本発明
による回路は同時に２つの課題すなわちａ）トランスフ
ァトランジスタＴの断続のために必要とされるパルスφ
１の発生、　　ｂ）コン、クツータＫに対する供給゛電
圧の断続のために必要なバ／Ｌ／スφ８の発生、を満足
する。メモリのすベーＣのコンパレータＫを同時に制御
することが目的にかなっているので、第３図による１つ
の回路部分がら発生されるパルスφ８およびφ１が同時
にすべてのコンパレークＫに与えら２％る。

本発明による第３図の回路で、トランスファトランジス
タＴを制御するパルスφ１を発生するための回路部分は
ＭＯ８電界効果トランジスタＴＩ。

Ｔ４．Ｔ５．Ｔ６．Ｔ７．’ｒｓお、、ｃびＴＩＯから
成る。そのうちトランジスタＴ１はコンデンサにより置
換することも可能であり、この場合にはトランジスタＴ
１のゲートはコンデンサの一方の極により、またソース
およびドレイン端子はコンデンサの他方の極により置換
される。

同時にコンパレータＫに苅する供給電位の制御に用いら
れる断続パルスφ８がトランジスタ’Ｉ”ＩＯ。

のソースおよびゲートに与えられており、トランジスタ
ＴＩＯのドレインはバラクタキャパンクンスとして接続
されたトランジスタＴ１のソースおヨヒドレインと接続
されている。このトランジスタ゛ｒ１のゲートは両トラ
ンスファトランジスタＴに対する断続信号φ　を供給す
る出力端子Ａに接続されている。さらにトランジスタＴ
１のゲートは断続信号φ２により制御される別の自己阻
止性Ｍ’Ｏ８）ランジスタＴ５のソース端子と接続され
ており、このトランジスタＴ５のドレインは直接に供給
電位Ｖ。０を与えられてい乙。

コンパレータＫに対する供給電位の制御に用いられる断
続信号φ８はさらに、特に抵抗（図示の実施例ではトラ
ンジスタＴ９により形成された抵抗〕な介して、トラン
ジスタＴ８のゲートに接続されている。このトランジス
タＴ８はさらにそのパースで基準電位Ｖｓｓに、またそ
のドレインで２つの互いに並列に接続されたトランジス
タＴ６およびＴ７の共通ソース端子に接続されている。

トランジスタＴ６およびＴ７の共通ドレイン端子は一方
ではトランジスタＴ４を介して供給電位Ｖ。０とトラン
ジスタＴ１のソースとに接続されている。

トランジスタＴ７はトランジスタＴ５と同じく断続信号
φ２により制御され、他方トランジスタＴ６の制御は別
の断続信号φ１により、またトランジスタＴ４の制御は
さらに別の断続信号φ３により行なわれろ。これらの断
続信号の時間的経過については後で第４因により詳細に
説明する。信号φ１の発生に用いられるこの回路部分の
作動の仕方についても後で説明する。

なお１以上に説明した回路部分において１両トランジス
タＴ６およびＴ７は２つのゲートを有する屯−のトラン
ジスタによっても実現され得る。

また、トランジスタＴ１をコンデンサにより置換し、そ
の一方の極を信号出力端子Ａに、その他方の極をＴＩＯ
ならびにＴ４．Ｔ６および′ｒ７に接続することも可能
であることは既に述べたとおりである。

さらに１以上に説明した回路部分に、トランジ形成し、
トランジスタＴ４と同じく断続信号φ。

により制御さ：ｌするトランジスタＴ１４が追加されて
いてよい。

第３図に示されている回路のうち、コンパレータへの電
位供給を制御する断続信号φ８の発生に用いられる回路
部分はＭＯ８電界効果トランジスタＴ２．　Ｔ３．　Ｔ
９．　Ｔｌ　１．　Ｔｌ　２および’ｌ’１３から成る
。こ才ｔらのトランジスタを制御するためには、前記の
断続信号φ１．φ２とならんでＴ光電断続信号φＶ　　
（ａ１図参照）およびリセット信号φ８が用いられろ。

トランジスタＴ２はそのドレインに供給電位ｖｃｃを、
まなそのゲートに断続信号φＩを与えら才ｔており、ま
たそのソースで一方ではリセット信号φＲ（二よりｉｌ
’ｌ　＋ｉ印されるトランジスタＴｌｌのソース・ドレ
イン間を弁して基準電位ｖ８８と、また１１毬方ではト
ランジスタＴ１２のゲートと接続されている。このトラ
ンジスタＴ１２のソースはそれに対して並列に接続され
ているトランジスタＴ１３のソースと共に基準電位■８
３に接続されており、またそのドレインはコンパレータ
にへの電位供給の制御と信号φ１の発生の制御とに用い
られる信号φ８の出力端子Ｂに接続されている。さらに
、これらの両トランジスタＴ１２およびＴ１３のドレイ
ンはトランジスタＴ９のソース−ドレイン間を介して一
方ではトランジスタＴ９のゲートおよび信号φ。発生用
回路部分の入力トランジスタＴ８のゲートに接続されて
おり、他方では予充電断続信号φ７により制御されるト
ランジスタＴ３のソース−ドレイン間を介して供給電位
Ｖ。０に接続されている。なお、トランジスタＴ１２に
対して並列に接続されている前記トランジスタＴ１３は
、出力端子Ａに接続されている前記トランジスタＴ５の
制御１二も用いられる断続信号φ２により制御されてい
る。

本発明による回路内に用いられているトランジスタはす
べて同一のテヤイ・ル形式特にｎチャネル形式の自己阻
止性［■Ｏ８電界効果トランジスタである。従って、本
発明による回路は一トランジスタ・メモリセルを有する
通常のＲＡＭ構造と容易にモノリシックに一括され得る
。この回路は前記のようにすべてのビット線およびその
各々に対応づけらオｔているコンパレータＫを共通に制
州１し得るので、メモリ内にただ１つしか必要とされな
い。

次に、第３図に示されている回路中の個々の部分の機能
を説明する。

ａ）バラクタとして接続されたトランジスタＴ１または
そオｔに代わるコンデンサは、両トランスファトランジ
スタＴの制御のために必要とされる信号φ。（７）第４
図に示されている」−昇を生じさせる。

この上昇により、さもなければ高抵抗状態にあるトラン
ジスタＴが導通状態に切換えられる。

ｂ）　　）ランジスタＴ２．Ｔ１２および’［”１３は
コンパレータにの供給電位入力端子ａの制御に用いられ
るパルスφ　の立下がり縁を定める。手元電信略匂は通
常の仕方で発生される。

する。

ｄ）　　）ランジスタＩｌｌ　４１まトランジスタＴＩ
と同様の作用をする。

ｅ）　　）ランジスタＴ９およびＴ１４は出力端子Ａに
現われる断続信号φ１が信号φ３の作用により上昇する
際にトランジスタＴ８を阻止状四にする。

ｆ）　トランジスタＴ６．’ｌ’７およびＴ８は出力端
子Ａに曳われる信号φ７の立下がり縁の経過を定める。

ｇ）　トランジスタＴ３はトランジスタＴ８を予充電さ
せる役割をする。

ｈ）　トランジスタＴ１０は信号φ８の立上がり縁によ
り出力信号φ、の上昇を制御する役割をする。

ｌ〕　トランジスタＴ５はφ７発生の役割をするトラン
ジスタＴ１を予充電させ、それによってφ１に灼してト
ランジスタＴ１を介しての作用によりする。

１０　　断続信号φ、により制御されるトランジスタＴ
４（φ３はその際にカットオフ重圧に関連づけられてい
る）はφ１を最小にし、それによって第１図中の両トラ
ンスファトランジスタＴを高抵抗状態１７Ｔる役割をす
る。

パルスφ３．φ２およびφ、の立下がり縁は時間的に互
いに一致しており、能力立上がり縁は時間的に互いに若
干ずれており、最初にパルスφ。

が立上がり１次にわずかに遅オｔてパルスφ２が立上が
り、最後にさらにわずかに遅れてパルスφ３が立−にが
る。リセットパルスφ、はパルスφ１゜パルスφ２およ
びパルスφ３の消滅の直後に開始し、また時間的間隔を
おいて後続のパルスφ１の開始以前に終了する。ｆ充電
パルスφヤはリセットパルスφ８と時を同じくしている
が、予充電パルスφ７は付属のリセットパルスφ、より
も若干早く終了し、か−っ若干遅、ｌｔで開始する。

上記の谷パルスの時間的経過は第３図の回路部（３１） および第９Ｙ介してのφ８のＴ充電は支援機能の分によ
り発生されるパルスφ８およびφ。の時間的経過と共に
第４図に示さｆＬでいる。

パルスφ９およびφ８はたとえばメモリに対する供給パ
ルスから増幅により導き出され得る。適当な遅延要素を
有する反転によりφ１．φ２およびφ３の開始縁がたと
えばリセットパルスφ、から導き出され得る。共通の停
止縁はφ、および匂の停止縁と同様に供給パルスから導
き出され得る。

次に、第３図に示されている回路の作動の仕方を詳細に
説明する。

１）パルスφ８の発生：　第１図かられかるように、ビ
ット線区間ＢＬ、ＢＬの予充電が予充電パルスφ７によ
り制御されるトランジスタｔｙ介して行なわれる。これ
らは再び同時にトランスファトランジスタＴ（パルスφ
□により制ｔＲ＋　サれる）およびコンパレータ・トラ
ンジスタｔを介しテハルスφ８の予充電（正の電圧レベ
ル）を行なう。トランジスタＴ３（φ、により制御され
る）ｆ３２１゜ 第３への正のゲート電圧による）ではトランジスみを有
する。

この予充電（φッの正の縁により開始される）以前には
φ、の正の縁によりトランジスタＴｌｌが導通状態にな
りトランジスタＴ１２のゲートが放電してトランジスタ
ＴＩ２が阻ＩＥ状態になるので、φ８の予充電電圧は流
出し得ない。トランジスタＴ２はこの過程では、第２お
よびＴｌｌを通じての横断電流を回避するため、（φ１
の負の縁により）阻止状態にされている。

コンパレータＫによる信頼性に富む評価が行なわれ得る
ように、φ８の負の縁は２段階で発生される。すなわち
、φ、の正の縁がトランジスタＴ２の導通により、従っ
てまたトランジスタＴ１２の導通によりφ８の負の縁の
第１の（緩傾斜の）部分を発生する。第２の（急傾斜σ
す）部分は、φ２の正の縁がトランジスタＴ１３を制御
することにより発生される。

夕Ｔ３により第８のｙ−トも光重されており、従ってト
ランジスタＴ８も導通している。トランジスタＴ６およ
び第７はまだ阻止状態にあり、従って第４と第６および
第７との間の接続点ＣはトランジスタＴＩＯを介して予
充電を受ける。φ１の正の縁の生起によりトランジスタ
Ｔ６が導通すると、上記接続点Ｃの電荷は第６および第
８を経て流出し始める。しかし、φ、の正の縁により（
第２およびＴ、１２を経て）φ８の負の縁も開始し、そ
れが第９を介して第８のゲート電圧を徐々に低ドさせる
。φ２の正の縁によってもφ、の正の縁により開始され
る過程と同様の過程が開始される。

すなわち、第６および第７の並列回路は上記接続点Ｃか
らの電荷の流出を緩速段階および急速段階に分割するこ
とを可能にする。それによりバラクタＴ１を介しての合
計結合を通じてφ１の負の縁の緩傾斜部分および急傾斜
部分が得られる。　　−■し、またＴ９を介してＴ８に
おけるゲート電圧も低下する。φ８が基準電位ｖ８３（
接地電位）に到達−Ｔると、Ｔ８はＴ９のカットオフ電
圧（Ｔ８のカットオフ電圧よりも大きく保たれるべきで
あろう）のためにまだ導通状態にある。従って、接続点
Ｃ上の電荷は引続きＴ６．Ｔ７およびＴ８を経て流出し
得る。

φ２の正の縁の生起により同時にＴ１のゲートが充電さ
れ（φ０予充電）、従ってまたバラクタＴ１またはその
代わりに用いられているコンデンサが充電さｆＬ７）ｏ
次いでφ３の正の縁の生起により、一方ではＴＩ４を介
してトランジスタＴ８が完全に駆出状態にされ（ゲート
の遮断）、また他方ではＴ４を介して接続点Ｃが再び充
電される。

その際にＴＩを介しての容量結合により、予充電された
パルスφ１が上昇する。次回の動作ナイクルでは、Ｔ６
およびＴ７を介しての接続点Ｃの放電によりＴＩを弁し
ての同様の、ただし逆方向の容量結合が行なわれる。こ
のことは、φ０電圧が低Ｆせしめられ、また次回のφ、
の正の縁の生起時に再び上昇せしめられる以丁同様に繰
返Ｔ）ことを意味する。φアの最小電圧はＴ５の予充電
電圧により制限され得る。

φ１の最大の電圧変化は接続点Ｃにおける電圧変化と、
バラクタＴ１またはその代わりに用いられているコンデ
ンサのキャパシタンスとφ１の負荷キャパシタンス（第
３図に示されていない）との比とにより定まる。φ１が
部分的に低下せしめられるのではなく基準電位ｖ８８（
接地電位）に到達すべき場合には、第３図の回路を下記
のように若干変更すればよい。

トランジスタＴ１およびＴ５は省略される。パルスφ。

は直接に接続点Ｃから取出され、またトランジスタＴＩ
Ｏはキャパシタンスにより置換される。この場合、φ１
の上昇はφ８の正の縁により初めて生ずる。

第３図の回路についてなお言及すべきこととして、トラ
ンジスタＴ５およびＴ１０は主として第３図の回路の始
動（ビルドアップ）を助ける役割をする。

【図面の簡単な説明】

第１図はＲＡＭメモリの個々のマトリクス列に対するコ
ンパレータのそれ自体は通常の回路を示す図、第２図は
ビット線予充電のためのそれ自体は通常の制御に用いら
れる信号φ７とならんでコンパレータへの供給電位の供
給の制御に用いられる信号φ８と本発明により行なわれ
るトランスファトランジスタの制御子なわちコンパレー
タと付属のビット線との間の接続形成の制御に用いられ
る信号φ１との時間的経過を示す図、第３図は上ｄ己の
信号φ３およびφ１の発生のための特に好ましい回路を
示す図、第４図は第３図の回路の作動の仕方を説明する
ため各種信号の時間的経過を示す図である。 Ａ・・・φ１信号出力端子、　Ｂ・・・φ８信号出力端
子、　　ＢＬ、ＢＬ　・・・ビット線、　Ｃ・・・　接
ファトランジスタ、　Ｔ１−Ｔ１４・・・　トランジス
タ、　ｖｃｏ・・・　供給電位、　■　・・・　基準電
Ｓ 位、　ａ・・・供給電位端子、　Ｓ・・・信号端子。 ｔ・・・コンパレータ・トランジスタ、　　ｔ　・・・
予充電用トランジスタ、　φ１〜φ３・・・断続信号。 φ　・・・リセット信号、　φ　・・・　断続信号（コ
Ｒ８ ンパレ一タ供給電位制御用）、　φ　・・・断続信号（
トランスファトランジスタ制御用）、　　φ９・・・予
充電制御信号。

Claims (1)

1. 【特許請求の範囲】 】）　メモリセルが−トランジスタ・メモリセルとして
   構成され、またメモリを含む半導体チップ」二にマトリ
   クスの行および列に沿って配置。されており、各マトリ
   クス列ＩＩにはたとえばＲＳフリップフロップの形態の
   各１つのコンパレークと構成の点ではメモリセルと同様
   の少なくとも各１つの比較ビルとが対応づけられており
   、各マトリクス列の同様の比較セルにより１つの追加的
   なマトリクス行が形成されており１列に関するアドレス
   指定は個々の列のメモリセルを付属の比較セルとならん
   でそオｔぞ才を一括する各１つのビット線を弁して、　
   行なわれ、また行に関するアドレス指定は当該のマトリ
   クス行に＠する一トランジスタ・メモリセルを一括する
   各１つのワード線な全印加が一方では付属のビット線に
   与えられる信号に基づいて、また他方では供給゛電位と
   コンパレータの供給電位端子との１間の断続的接続に基
   づいて行なわれる書込み・続出しＩＣメモリにおいて、
   コンパレータ（Ｋ）の両信号端子（ｓ）とこれらの端子
   （８）を制御する一トランジスタ・メモリセルまたは比
   較セルとの間の接続が各１つの断続されるトランスファ
   トランジスタ（Ｔ）を介して行なわれており１両トラン
   スファトランジスタのゲートに共通に印加される断続信
   甥（φＴ　）が供給電位たとえば接地電位とコンパレー
   タ（Ｋ）の供給電位端子（ａ）との間の接続を断続する
   信号（φ８　）により制御される回路部分から発生され
   ており、この回路部分が、この回路部分から与えられる
   個々の断続信号（φ、１、）に基づいて両トランスフチ
   トランジスタ（Ｔ）が１１１記供給電位たとえば接地電
   位にコンパレ抗の導通状態にあり、それによってコンパ
   レーク（Ｋ）のアクティブ化と同時に導通状態と比較し
   て高抵抗の状態に切換えら几または明市状態にされるよ
   うに、また前記供給電位をコンパレータｆＫ）の供給電
   位、ｌ、ｒ＾ｉ子＜　ａ　）に接続する断続信号（φＴ
   　）の負のスロープの終了の直後に両トランスファトラ
   ンジスタ（Ｔ）が導通状態に再び切換えられるようにす
   る役割をしていることを特徴とする書込み・読出しＩＣ
   メモリ。 ２）両トランスファトランジスタ＋Ｔ）の制御に用いら
   れる断続パルス（φＴ　）を発生するための回路部分が
   互いに同一の特にｎチャイ・Ｉし形の自己［；１市性順
   界効果トランジスタから構成さ７”していることを特徴
   とする特許請求の範囲第１項記載の書込み・読出しＩＣ
   メモリ。 ３〕　第１および第２のトランジスタ［Ｔ６．Ｔ７）が
   互いに並列に接続されかつそれらのソース端モで弔３の
   トランジス９（Ｔ８）のドレイン・ソース間をづｒして
   ４４　Ｎ／４電位（ｖ８Ｓ）とまた第４のトランジスタ
   （Ｔ４）のソース・ドレイン間を介して供給電位（ｖｏ
   ｏ）と接続されており、第１のトランジスタ（Ｔ６）の
   ゲートは第１の断続信号（φｌ　）により、第２のトラ
   ンジスタ（Ｔ７）のゲートは第２の断続信号（φ２　）
   により、第３のトランジスタ（Ｔ８　）のゲートはコン
   パレーク（Ｋ）の供給電位入力端（ａ）の制御ｉに用い
   られる断続信号（φＳ　）により、また第４のトランジ
   スタ（Ｔ４）のゲートは第３の断続信号（φ、）により
   制御されており、第１および第２のトランジスタ（Ｔ６
   ．Ｔ７）と第４のトランジスタ＋Ｔ４）との間の接続点
   ［Ｃ）に生ずる電位が一方ではトランスファトランジス
   タ（Ｔ）に苅する断続信号（φＴ　）を供給する出り 内端（Ａ）を制御する役割をしており、他方では、第３
   のトランジスタ（Ｔ８）を介しての制御に加えて、コン
   パレータ（Ｋ）への供給電位の供給を断続する断続信号
   （φ８）により影響されていることを特徴とする特許請
   求の範囲第２項記載の書込み・読出しＩＣメモリ。 ４）第１および第２のトランジスタ（Ｔ６．　’ｌ’７
   ）と第４のトランジスタ（Ｔ４）との間の接続点ＩＣ）
   が一方ではコンデンサ（Ｔ１）を介して両トランスファ
   トランジスタ（Ｔ）の側副のために必要とされる断続信
   号（φＴ）を供給する出力端子（Ａ）に接続されており
   、また他方ではコンパレータ（Ｋ）への供給電位の供給
   を断続する断続信号（φ８　）を、この断続信号（φ８
   　）をゲートに与えられている第５のトランジスタ（Ｔ
   ＩＯ）のソース・ドレイン間を弁して与えられており、
   またコンパレータ（Ｋ）の信号端子（Ｓ）に接続されて
   いる両トランスファトランジスタ（Ｔ）を制御する断続
   信性φＴ　）の出力端子（Ａ）が第２の断続信号（φ２
   　）により制御さ肚る位（Ｖｏｏ）に接続されているこ
   とを特徴とする特許請求の範囲第３項記載の書込み・読
   出しＩＣメモリ。 ５）第３のトランジスタ（Ｔ８）のゲートの制御がコン
   パレータ（Ｋ）への供給電位の供給を断続する断続信号
   （φ８）により抵抗、たとえば抵抗として接続されたト
   ランジスタ（Ｔ９）、を介して行なわれていることを特
   徴とする、　　特許請求の範囲第３項または第４項のい
   ずれかに記載の書込み・読出しＩＣメモリ。 ６）両トランスファトランジスタ（Ｔ）を制御する断続
   信号（φＴ　）の出力端子（Ａ）に接続されているコン
   デンサがメモリ内の他のトランジスタと同一形式の電界
   効果トランジスタ（Ｔ１）をバラクタとして接続したも
   のであることを特徴とする特許請求の範囲第４項記載の
   書込み・読出しＩＣメモリ。 ７）バラクタとして接続されたトランジスタ（ンジスタ
   （第４）と第１および第２のトランジスタ（第６．第７
   ）との間の接続点（Ｃ）と接続さ几でおり、またそのゲ
   ートが両トランスファトランジスタ（Ｔ）を制御する断
   続信号（φＴ　）の出力端Ｔ−（Ａ　）と直接接続され
   ていることを特徴とする特許請求の範囲第６項記載の書
   込み・読出しＩＣメモリ。 ８）第３のトランジスタ（第８）のゲートが第３の断続
   信号（φ３　）により制御される別のトランジスタ［Ｔ
   　１４　）のソース−ドレイン間を介して基準電位（Ｖ
   、）と接続されていることを特徴とする特許請求の範囲
   第３頃ないし第７項のいずれかに記載の書込み・読出し
   ＩＣメモリ。 ９）Ｉｌｉ！！ｌ々のロンパレータ（Ｋ）の供給電位端
   子ｆａ）の制イｄｉｌに用いられる断続信号（φＳ　）
   を発生するため、リセット信号（φＲ）により制御され
   るトランジスタ（Ｔ１１）がそのソース端子−で基準電
   位（ｖＳ３）に、またそのドレインで一方では、同じく
   ソース端子−で基準電位（ｖ３８）に接続されている第
   ２のトランジスタ（Ｔ１２）のゲートに、他方では。 第１の断続信号（φ１　）にまり舗御される第３のトラ
   ンジスタ（第２）のソース・ドレイン間を介して供給電
   位（ｖｏｏ）ζ二接続されており、第２のトランジスタ
   （Ｔ１２）のドレインから発生すべき断続信号（φ３　
   ）が信号出力端（Ｂ）に与えられており、また第２０〕
   トランジスタ（Ｔ１２）に対してゲートに第２の断続信
   号（φ２　）を与えられる第４のトランジスタ（Ｔ１３
   ）が並列に接続されており、さらに第２および第４のト
   ランジスタ（Ｔ１２．Ｔ］３）の並列回路がメモリマト
   リクスのピット線（ＢＬ、ＢＬ）の予充電用の制御パル
   ス（φＶ）により制御される第５の　　　　　　　、ト
   ランジスタ（第３）を介して供給電位（ｖｏ。 ）と接続されていることを特徴とする特許請求の範囲第
   １項ないし第８項のいずれかに記載の書込み・読出しＩ
   Ｃメモリ。 １０）　　ｉｓのトランジスタ（第３）と第２および第
   ４のトランジスタ（ＴＩ２．Ｔ１３）との間が、ゲート
   で第５のトランジスタ（第３）のソースと接続されてい
   るもう１つのトランジスタ（第９）のソース−ドレイン
   間を介して接続されていることを特徴とする特許請求の
   範囲第９項記載の書込み・読出しＩＣメモリ。 ｔＢ　　第ｓのトランジスタ（第３）のソースと第２お
   よび第４のトランジスタ（ＴＩ２．Ｔ１３）のドレイン
   とがそ２ｔぞれ、両トランスファトランジスタ（Ｔ）の
   制御のために必要とされる断続信号（φＴ）を供給する
   特許請求の範囲第３項ないし第７項のいず第１かによる
   回路部分を制御するためにこの回路部分に接続されてい
   ることを特徴とする特許請求の範囲第９１＋１または第
   １０項記載の書込み・読出し１２）コンパレータ（Ｋ）
   の供給電位端子（ａ）に断続信号（φ８　）を供給する
   回路部分内の第２のトランジスタ（Ｔ］２）のドレイン
   が。 コンパレータ（Ｋ）に接続されている両トランスファト
   ランジスタ（Ｔ）に断続信号（φＴ）を供給する回路部
   分内の第５のトランジスタ（ＴＩＯ）のドレインおよび
   ゲートと、また前者の回路部分内の第５のトランジスタ
   （第３）のソースが後者の回路部分内の第３のトランジ
   スタ（第８）のゲートとそれぞれ直接接続されているこ
   とを特徴とする特許請求の範囲第１１項記載の書込み・
   読出しＩＣメモリ。 １３）コンパレーク（Ｋ）および付属のトランスファト
   ランジスタ（Ｔ’　）に供給する断続信号（φ８．φＴ
   ）を発生するための回路部分を制御するのに用いられる
   パルス（φ１．φ２．φ。 、φ７．φ８〕のｔ目互間の時間的関係が、第１、第２
   および第３のパルス（φ９．φ２．φ３）が第２のパル
   ス（φ２　）よりも若干早く、また第２のパルス（φ２
   　）が第３のパルス（φ３）よりも若干早く開始するよ
   うに選定されていることを特徴とする特許請求の範囲第
   ３項ないし第１２項のいずれかに記載の書込み・読出し
   ＩＣメモリ。 １４）ピッ１（ＢＬ、ＢＬ）の予充電用のパルス（φＶ
   　）が付属のリセットパルス（φＲ）よりも若干遅く開
   始しかつそれよりも若干早く終了するように、またリセ
   ットパルス（φ１、）が、瞬りの第１のパルス（φＩ　
   ）と重さなることなく、そｎ、％れ２つの１目続く第１
   のパルス（φ１　）の間の休止期間中に生ずるように。 パルスＦ目互間の時間的関係が選定さ几ていることを特
   徴とする特許請求の範囲第１３項記載の書込み・読出し
   ＩＣメモリ。 １５）第１および第２のトランジスタ（第６．第７）と
   第４のトランジスタ（第４）との間の接続点（Ｃ）が直
   接にトランスファトランジスタ（Ｔ）に対する断続信号
   （φＴ　）の出力端（Ａ）と、またコンデンサを介して
   コンパレータ（Ｋ）の供給電位端子に対−［る断続信号
   （φ８　）の出力端（Ｂ）と接続されていることを特徴
   とする特許請求の範囲第３項記載の書込み・続出しＩＣ
   メモリ。