SU1695299A1 - Устройство дл вычислений в конечных пол х - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть ис . n/J пользовано при реализации устройств кодировани  и декодировани  корректирующих ошибки кодов. Устройство позвол ет выполн ть р д вычислительных операций в поле Галуа. Целью изобретени   вл етс  повышение быстродействи . Устройство содержит умножитель 3, схему 7 сравнени , блок 2 элементов И, сумматор 5, три мультиплексора 1, 4 и 6, блок 8 обращени  со св з ми. Повышение быстродействи  обусловлено выполнением всех операций за один такт. Более высока  достоверность работы устройства достигаетс  вследствие организации режима контрол , осуществл емого совокупностью блоков устройства. 2 ил., 2 табл. п#

Description

со

с

о о ел ю ю ю

Фиг. f

Изобретение относитс  к вычислительной технике и может быть применено при построении кодирующих и декодирующих устройств корректирующих кодов, предназначенных дл  передачи информации с высокой достоверностью.

Целью изобретени   вл етс  повышение быстродействи .

На фиг. 1 представлена схема устройства дл  вычислений в конечных пол х; на фиг. 2 - схема блока обращени ,

Устройство содержит первый мультиплексор 1, блок 2 элементов И, умножитель 3, третий мультиплексор 4, сумматор 5, второй мультиплексор 6, схему 7 сравнени , блок 8 обращени , с первого по третий элементы ИЛИ 9-11, дешифратор 12, входы 13-15 первого, второго и третьего операндов устройства соответственно, вход 16 кода операции устройства, выход 17 результата устройства , контрольный выход 18 устройства . Выход блока 2 элементов И соединен с входом первого слагаемого сумматора 5, вход дешифратора 12  вл етс  входом 16 кода операции устройства, вход 13 первого операнда которого под- ключей к первому информационному входу первого мультиплексора 1, выход которого соединен с входом первого сомножител  умножител  3, выход которого подключен к первому информационному входу третьего мультиплексора 4, вход 14 второго операнда устройства подключен к второму информационному входу первого мультиплексора 1, к первому информационному входу второго мультиплексора 6 и к входу блока 8 обращени , выход которого подключен к второму информационному входу второго мультиплексора б, выход которого подключен к входу второго сомножител  умножител  и к второму информационному входу третьего мультиплексора 4, выход которого соединен с входом второго слагаемого сумматора 5, выход которого  вл етс  выходом 17 результата устройства и подключен к первому входу схемы 7 сравнени , выход которой  вл етс  контрольным выходом 18 устройства, первый выход дешифратора 12 подключен к первым входам первого и второго элементов ИЛИ 9 и 10, второй выход дешифратора 12 подключен к второму входу первого элемента ИЛИ 9 и к первому входу третьего элемента ИЛИ 11, второй вход которого подключен к третьему выходу дешифратора 12, четвертый выход которого подключен к второму входу второго элемента ИЛИ 10, п тый выход дешифратора 12 подключен к третьим входам первого 9, второго 10 и третьего 11 элементов ИЛИ,

шестой выход дешифратора 12 подключен к четвертым входам второго и третьего эле- . ментов ИЛИ 10 и 11, седьмой выход дешифратора 12 подключен к управл ющему

входу первого мультиплексора 1 и к п тому входу третьего элемента ИЛИ 11, выход которого соединен с управл ющим входом второго мультиплексора 6, выход первого элемента ИЛИ 9 подключен к управл юще0 му входу третьего мультиплексора 4, выход второго элемента ИЛИ 10 соединен с первым входом блока 2 элементов И, второй вход которого подключен к входу 15 третьего операнда устройства, вход константы ко5 торого соединен с вторым входом схемы 7 сравнени .

Блок 8 обращени  содержит группу элементов НЕ 19, группу элементов И 20 и группу элементов ИЛИ 21.

0 Устройство работает следующим образом .

Элементарные арифметические операции в пол х Галуа GF (2П) выполн ютс  спе- L циализированными блоками умножител ,

5 сумматора и обращени . Все эти блоки построены на основе комбинационно-логических схем, поэтому врем  выполнени  операций определ етс  быстродействием логических элементов, вход щих в их со0 став. Управление работой указанных блоков осуществл етс  логическими элементами ИЛИ, И и мультиплексорами, состо ни  которых определ ютс  комбинацией выходных сигналов дешифратора кода опера5 ции.

Приведенна  структура устройства позвол ет выполн ть следующие операции: умножение, сложение, обращение, деление, умножение со сложением, деление со сло0 жением, обращение со сложением и контроль работоспособности устройства. Все операции выполн ютс  за один такт.

В табл. 1 приведены коды операций, поступающие на вход 16 устройства, соот5 ветствующего им типы операций и-состо ни  выходов дешифратора кода операции. Операнды, используемые при вычислени х , подаютс  на входы 13,14 и 15; результат вычислени  снимаетс  с выхода 17, а

0 результат контрол  - с выхода 18.

Контроль работоспособности устройства основан на следующем: Число умножаетс  на обратное ему и произведение суммируетс  с нулем; по условию равенства

5 результата единице делаетс  вывод об исправности всех блоков устройства.

Операци  умножени  осуществл етс  при поступлении на управл ющие входы кода 000 (см. табл. 1), При этом на выходах элементов ИЛИ 9. 11 и 10 по вл ютс  сигналы логического нул , которые подаютс  на управл ющие входы мультиплексоров 4 и Б и на первый вход блока 2 элементов И соответственно. На управл ющий вход мультиплексора 1 поступает сигнал логического нул  с седьмого выхода дешифратора 12. Под действием нулевых управл ющих сигналов на выходы мультиплексоров поступают данные с их первых информационных входов. Тогда операнд с входа 13 через мультиплексор 1 поступает на первый вход умножител  3. На второй вход умножител  3 через мультиплексор 6 поступает второй операнд с входа 14. Результат умножени  через мультиплексор 4 поступает на второй вход сумматора 5, на первом входе которого действует нулевой сигнал с выхода блока 2 элементов И. После сложени  с нулем результат умножени  поступает на выход 17 устройства.

Операци  сложени  осуществл етс  при поступлении на вход 16 устройства кода 001. Сигнал уровн  логической единицы с первого выхода дешифратора 12 поступает на входы элементов ИЛИ 9 и 10. Сигнал логического нул  с выхода элемента ИЛИ 11 обеспечивает прохождение на выход мультиплексора 6 слагаемого с входа 14 устрой ства. С второго информационного входа мультиплексора 4, на управл ющем входе которого действует сигнал единичного уровн  с выхода элемента ИЛИ 9, слагаемое, в свою очередь, поступает на второй вход сумматора 5, Логическа  единица с выхода элемента ИЛИ 10 открывает блок 2 элементов И дл  прохождени  второго слагаемого с входа 15 устройства на первый вход сум матора 5. Результат сложени  операндов, действующих на входах 14 и 15, поступает на выход 17 устройства.

Обращение числа А, действующего на входе 14 устройства, происходит при поступлении на вход 16 устройства кода операции обращени  010 (см. табл. 1).

Сигнал логической единицы с второго выхода дешифратора 12 через элементы ИЛИ 9 и 11 поступает на управл ющие входы мультиплексоров 4 и 6, переключа  их дл  прохождени  обращенного числа с выхода блока 8 обращени  на второй вход сумматора 5. Сигнал логического нул , действующий на выходе элемента ИЛИ 10, закрывает блок 2 элементов И дл  прохождени  числа с входа 15 устройства на первый вход сумматора; таким образом, .в сумматоре 5 происходит суммирование обращенного числа А с нулем и результат поступает на выход 17 устоойства.

Нахождение числа , обратного числу , действующему на входе 14 устройства,

происходит в блоке 8 обращени . Проиллюстрируем его работу на примере выполнени  данной операции над элементами конечного пол  GF (2 ) с порождающим мно- гочленом q(x) х4 + х + 1.

В табл. 2 приведены все ненулевые элементы А пол  GF (24) и соответствующие им обратные элементы , удовлетвор ющие условию А А 1 ,а также их двоичные пред- ставлени :

А (ai, за, аз, Э4) и - (а Г1, , , ). Примитивный элемент пол  GF (2 ) в табл. 2 . обозначен через а.

Аналитические выражени , с помощью которых строитс  схема блока 8 обращени , в данном случае имеют следующий вид:

а Г1 Ј334 V гмазаз V а 1а2аз V

V а V 31323334;

a ia234 V гйаза4 V V

V 31323334 V 31323334;

33 313334 V 313233 V 313234 V

V «мазану Э2ЭЗЭ4;

Л- %о / -ъ л л

34

3133 V el34 V 323334 V

ац - о iaj v aiaq v V 323334 V 31323334.

Схема, представленна  на фиг, 2, реализует за один такт указанные функции обращени  числа, действующего на входе

второго операнде 14 устройстве.

По вление нэ входе 16 кодэ операции комбинэции 011 переводит устройство в режим выполнени  оперзции делени  опе- рэндэ, действующего на входе 13 устройства , на операнд, действующий на входе 14, Поскольку В/А В , то устройство реализует операцию делени  путем умножени  числител  В с входа 13 первого операнда на число, обратное знамензтелюА , действующему на входе 14 второго one- . Единичный сигнэл с третьего выхода дешифратора 12 через элемент ИЛИ 11 поступает на управл ющий вход мультиплексора 6, уст.знзвлива  его в такое состо ние , при котором на второй вход умножител  3 поступэет число А (обрэт- ное знаменателю А) с выхода блока 8 обращени . Числитель В с входа первого .операнда 13 через мультиплексор 1, на управл ющем входе которого действует сигнал логического нул  с седьмого выхода дешифратора 12 (см. табл. 1), поступает на первый вход умножител  3. Так как входные сигналы элементов ИЛИ 9 и 10 равны нулю,

то выходные сигналы указэнных элементов обеспечивают прохождение результата ум-, ножени  В -Ам с выхода умножител  3 через первый информационный вход мультиплексора 4 на второй вход сумматора 5, где происходит суммирование с нулем (поскольку блок 2 элементов И закрыт сигналов логического нул , действующим на его первом входе ). Таким образом, результат делени  В/А, выполненного за один такт, поступает на выход 17 устройства,

В отличие от изложенных выше операций умножени , обращени  и делени  операции умножени  со сложением А-В + С, обращени  со сложением А + С и деление со сложением В/А + С выполн ютс  с участием третьего операнда.

Операци  умножени  двух операндов, действующих на входах 13 и 14 устройства, и сложение результата с операндом с входа 15 устройства А -В + С осуществл етс  при коде операции 100. Мультиплексоры 1, 4 и 6, на управл ющих входах которых действуют сигналы логического нул  с седьмого выхода дешифратора 12 и с выходов элементов ИЛИ 9 и 11, соответственно, обеспечивают поступление на входы умножител  3 чисел с входом первого и второго операндов и подачу результата умножени  на вход сумматора 5. Сигнал логической единицы с четвертого выхода дешифратора 12 через элемент ИЛИ 10 открывает блок 2 элементов И и число с входа 15 третьего операнда поступает на другой вход сумматора 5. Таким образом, операци  умноже- ни  со сложением выполн ема за один такт.

Код 101 вызывает выполнение операции обращени  со сложением + С (где А и С - числа, действующего на входах 14 и 15 устройства соответственно). Логическа  единица с п того выхода дешифратора 12 (см. табл. 1) через элементы ИЛИ 9 и 11 переключает мультиплексоры дл  прохождени  обращенного числа А с выхода блока 8-обращени  на второй вход сумматора 5, на первый вход которого через блок 2 элементов И, открытый сигналом логической единицы с выхода элемента ИЛИ 10, поступает число с входа 15 устройства. Выполнение операции + С длитс  один такт.

Дл  выполнени  операции делени  со сложением В/А + С на вход 16 устройства необходимо подать код операции 110. Единичный сигнал с шестого выхода дешифратора 12 через элемент ИЛИ 10 открывает блок 2 элементов И и разрешает прохождение слагаемого с входа 15 устройства-на первый вход сумматора 5. Поступление на его второй вход результата делени  числител  с входа 13 устройства на знаменатель, действующий на входе 14, обеспечиваетс  работой мультиплексоров

1,4 и 6, управление которыми осуществл етс  так же, как и при операции делени . . Длительность выполнени  операции делени  со сложением равна одному такту.

Переключение устройства в режим контрол  осуществл етс  кодом операции 111. Сигнал логической единицы с седьмого выхода дешифратора 12 (см. табл. 1) действует непосредственно на управл ющем

входе мультиплексора 1 и через элемент ИЛИ 11 на управл ющем входе мультиплексора 6. Число А с входа 14 устройства через мультиплексор 1 поступает на первый вход умножител  3, на второй вход которого через мультиплексор 6 подаетс  число с выхода блока 8 обращени . Результат умножени  1 с выхода блока 3 через мультиплексор 4, на управл ющем входе которого действует логический нуль с

выхода элемента ИЛИ 9, поступает на второй вход сумматора 5. Так как сигнал на выходе элемента ИЛИ 10 равен нулю, то блок 2 элементов И закрыт и на первый вход сумматора 5 поступает нулевое слагаемое . Результат сложени , равный единице (представл емый в поле Галуа GF (2°) как п - разр дное число 0..01), подаетс  на первый вход схемы 7 сравнени , на втором входе которой посто нно действует число,

равное единице (0,.01). Если устройство функционирует исправно, то сигналы на входах схемы 7 сравнени  равны и сигнал равенства с ее выхода подаетс  на выход 18 устройства.

Дополнительный положительный эффект устройства обуславливаетс  организацией режима контрол , при котором осуществл етс  проверка работоспособности всех вход щих в его состав блоков.

Claims (1)

1. Формула изобретени  Устройство дл  вычислений в конечных пол х, содержащее с первого по третий

   мультиплексоры, блок элементов И, умножитель , сумматор и блок обращени , причем входы первого и второго операндов устройства соединены соответственно с первыми информационными входами пер0 вого и второго мультиплексоров, выходы которых соединены соответственно с входами первого и второго сомножителей умножител , выход блока элементов И соединен с входом первого слагаемого

   5 сумматора, выход которого  вл етс  выходом результата устройства, с первого по четвертый входы задани  режима которого соединены соответственно с управл ющими входами с первого по третий мультиплексоров и с первым входом блока

   элементов И, отличающеес  тем, что, с целью повышени  быстродействи , оно содержит схему сравнени , причем вход второго операнда устройства соединен с вторым информационным входом первого мультиплексора и с входом блока обращени , выход которого соединен с вторым информационным входом второго мультиплексора , выходы умножител  и второго мультиплексора соединены соответственно

   с первым и вторым информационными входами третьего мультиплексора, выход которого соединен с входом второго слагаемого сумматора, выход которого соединен с первым входом схемы сравнени , второй вход и выход которой  вл ютс  соответственно входом константы и контрольным выходом устройства, вход третьего операнда которого соединен с вторым входом блока элемента И.

   Таблица 1

   Таблица 2

   Вход