SU1166096A1 - Накапливающий сумматор - Google Patents

Abstract

НАКАПЛИВАЮЩИЙ СУММАТОР, каждый разр д которого содержит два мультиплексора, два элемента ИЛИ, элемент И и Т-триггер, выход которого  вл етс  выходом разр да и подключён к первому входу элемента И и к первым управл ющим входам мультиплексоров , вторые управл кнцие входы которых попарно объединены и подключены к информационным входам разр да , информационные входы мультиплексоров подключены к управл ющим входам сумматора, выход первого мультиплексора подключен к первому входу первого элемента ШШ,- выход которого подключен к счетному входу Т-триггера , вторые входы первого элемента ИЛИ и элемента И объединены и подключены к ВХОД, переноса разр да, выход-второго мультиплексора подключён к первому входу второго элемента ИЛИ, второй вход которого подключен к выходу элемента. И, о т л и чающийс  тем, что, с целью расширени  области применени  сумматора путем реализации в нем операций дес тичной арифметики, в каждый разр д сумматора введены второй и третий элементы И и элемент задержки, выход которого  вл етс  выходом переноса разр да, а его вход,подключен к выходу второго элемента ИЛИ, третий вход которого подключен к выходу второго элемента И, первый вход которого подключен к выходу Т-триггера, а второй вход второго элемента И подключен к третьему входу первого элемента ИЛИ и выходу третьего элемента И, первый вход которого  вл етс  входом коррекции разр да, а второй вход подключен к входу разрешени  коррекции устройства, кроме того, кажда  тетрада сумматора выполнена с узлом коррекции, информационные (О входы которого подключены к выходам второго, третьего и четвертого разр дов тетрады, а выход узла коррекции подключен к входам коррекции второго , третьего и четвертого разр дов тетрады, причем узел коррекции содержит п ть элементов И, три элемента ИЛИ и триггер, нулевой вход которого О) О) подключен к управл ющему входу устройства , а единичньй - к выходу пео реноса четвертого разр да тетрады, со инверсньй выход триггера подключен ф к первому входу первого элемента И узла коррекции, второй вход которого подключен к первым входам первого элемента ИЛИ и второго элемента И и выходу второго элемента ИЛИ, входы которого подключены к выходам третьего и четвертого элементов И, первые входы которых объединены и подключены к выходу четвертого разр да тетрады , второй вход третьего элемента И подключен к выходу второго разр да

Description

тетрады, а второй вход четвертого элемента И - к выходу третьего разр да тетрады, выходы второго элемента И и первого элемента ИЛИ подключены соответственно к входам коррекции четвертого и третьего разр дов тетрады , а их входы подключены к пр мому выходу триггера и первому входу п того элемента И, второй вход которого подключен к инверсному выходу Т-триггера четвертого разр да, тетрады, выход п того элемента И подключен к первому входу третьего элемента ИЛИ, второй вход которого подключен к выходу первого элемента И , а его выход подключен к входу коррекции второго разр да тетрады устройства .

Изобретение относитс  к вычислительной технике и предназначено дл  арифметической и логической обработки двоичных и двоично-дес тичных чисел. Известны устройства дл  сложени  нескольких чисел, содержащее двухвхо довые сумматоры, регистры и группы элементов И 1 . Однако эти устройства не реализуют операций над двоично-дес тичными кодами. Известно также устройство дл  сло жени  двоично-дес тичных кодов, содержащее тетрады сумматора, цепи переноса , регистр слагаемого, блок управлени  и блок коррекции 2j. Это устройство реализует, операцию сложени  двух двоично-дес тичных чисел и не позвол ет складьшать три двоично-дес тичных кода. Наиболее близким по технической сущности к изобретению  вл етс  устройство , каждый разр д которого соде жит два мультиплексора, два элемента ИЛИ, элемент И и Т-триггер, выход которого  вл етс  выходом разр да и подключен к первому входу элемента И и к первым управ,л ющим входам мульти плексоров, вторые управл ющие входы которых попарно объединены и подключены к информационным входам разр да информационные входы мультиплексоров подключены к управл ющим входам сумматора , выход первого мультиплексора подключен к первому входу первого элемента ИЛИ, выход которого подключен к счетному входу Т-триггера, вто рые входы первого элемента ИЛИ и элемента И объединены и подключены к входу переноса разр да, выход второго мультиплексора подключен к первому входу второго элемента ИЛИ, второй йход которого подключен к выходу элемента И, а его выход  вл етс  выходом переноса разр да з1. Известное устройство путем настройки реализует любые операции типа F,(x,,..., x)+F,(x,,..., х„)+ +F(x,,..., х), где F(x,,..., х) произвольные логические функции аргументов х,..., Xj. Устройство реализует указанные операции .только над двоичными числами и не реализует операций над двоично-дес тичными числами, что ограничивает область его применени . Цель изобретени  - расширение области применени  накапливающего сумматора путем реализации в нем операций дес тичной арифметики. Поставленна  цель достигаетс  тем, что в накапливакиций сумматор, каждый разр д которого содержит два мультиплексора, два элемента ИЛИ, эл.емент И и Т-триггер, выход которого  вл етс  выходом разр да и подключен к .первому входу элемента И и к первым управл ющим входам мультипле .ксоров, вторые управл ющие входы которых попарно объединены и подключены к информационным входам разр да , информационные входы мультиплексоров подключены к управл кмцим входам сзгмматора, выход первого: мультиплексора подключен к первому входу первого элемента ИЛИ, выход которого подключен к счетному входу Т-триггера, вторые входы первого элемента ИЛИ и элемента И объединены и подключены к входу переноса разр да , выход второго мультиплексора подклкчен к первому пходу второго элемента ИПИ, второй вход которого подключен к выходу элемента И, введены в кажхдый разр д сумматора второй и третий элементЕ.1 И и элемент задержки, выход которого  вл етс  выходом переноса разр да, а его вход подключен к выходу второго элемента ИЛИ, третий вход которого подключен к выходу второго элемента И, первый вход которого подключен к выходу . .Т-триггера , а второй вход второго элемента И подключен к третьему входу первого элемента ИЛИ и выходу тре тьего элемента И, первый вход которо го  вл етс  входом коррекции разр да а второй вход подключен к входу разрешени  коррекции устройства, кроме того, кажда  тетрада сумматора выпол нема с узлом коррекции, информационные входы которого подключены к выходам второго, третьего и четвертого разр дов тетрады, а выход узла кор- рекции подключен к входам коррекции второго, третьего, и четвертого разр дов тетрады, причем узел коррекции содержит п ть элементов И, три элемента ИЛИ и триггер, нулевой вход которого подключен к-управл ющему входу устройства, а единичньш - к выходу переноса четвертого разр да тетрады, инверсный выход триггера подключен к первому входу .первого элемента И узла коррекции, второй вход которого подключен к первым вхо дам первого элемента ИЛИ и второго элемента И и выходу второго элемента ИЛИ, входы которого подключены к выходам третьего и четвертого элементов И, первые входы которьЬс объединены и подключены к выходу четвертого раз р да тетрады, второй вход третьего элемента И подключен к выходу второго разр да тетрады, а второй вход четвертого элемента И - к выходу третьего разр да тетрады, вьгходы вто рого элемента И и первого элемента ИЛИ подключены соответственно, к входам коррекции четвертого и третьего разр дов тетрады, а их входы подключены к пр мому выходу триггера и пер вому входу п того элемента И, второй вход которого подключен к инверсному выходу Т-триггера четвертого разр да тетрады, выход п того элемента И под ключен к первому входу третьего элемента ИЛИ, второй вход которого под- 96 ..4 ключен к выходу, первого «лемента И, а ето выход подключен к пходу коррекции второго разр да тетрады устройства . На чертеже дана схема тетрады разр дов накапливающего сумматора дл  . Устройство содержит разр ды 1-4, узел 5 коррекции, информационные входы 6 - 13, вход 14 переноса, выход 15 переноса, группу настроечных входов 16, вход 17 разрешени  коррекции, вход 18 установки узла 5 коррекции в исходное состо ние, входы 19 - 22 сигналов коррекции, выходы 23 - 26 тетрады, выходы 27-29 узла 5 коррекции , вход 30 разрешени  выполнени  о.перации. Схема разр да 1 содержит мультиплексоры 31 и 32, элементы ИЛИ 33 и 34, элементы И 35 - 37, элемент 38 задержки и Т-триггер 39. Схема узла 5 коррекции содержит элементы И 40 - 44, элементы ИЛИ 45 47 и триггер 48. Устройство работает следующим образом . Накапливающий сумматор реализует путем настройки любые операции типа F, (А, В, O+FjCA, В, С)+РЗ(А, В, С), где А, В - входные двоичные или двоично-дес тичные числа; С - двоичное число, определ емое состо нием триггеров устройства; F(A, В, С) - произвольна  логическа  функци  трех переменных над числами А, В и С. Операци  арифметического сложени  результатов трех логических операций F,, F2 и ЕЗ выполн етс  в устройстве как по правилам двоичной,, так и по правилам дес тичйой арифметики . . При обработке двоичных чисел сигнал разрешени коррекции U.0. Дл  настройки устройства на выполнение. требуемой операции ,+F2F, мультиплексор 31 настраиваетс  на реализацию логической функции возбуждени  триггера q) F,@ .,® С, мультиплексор 32 - на реализацию логической функции переноса ,FjV F, F,v FjF. Например, дл  настройки устройства на выполнение операции ,+F,,+F,A+(AVB)+BC, Необходимо настроить мультиплексор 31 на реализацию логической Луикции q F 0 ,((AvB)0BCtfC-ABBC, а мультиплексор 32 - на реал1г ацин) логической функции

(AVB) vABCv(AVB).

Настройка мультиплексоров 31 и 32 осутцествлзетс  подачей на группу управл ющих входов 16 устройства сигналов настройки , которые равны дл  каждого из мультиплексоров значению реализуемой им логической функции на i-M наборе переменных А, В и С. После настройки устройства дл  выполнени  операции подаетс  сигнал разрешени  выполнени  операции Т, и в результате на выходе мультиплексоров. 31 и 32 формируютс  сигналы, значение которых определ етс  реализуемой логической функцией: cf - дл  мультиплексора 31 и 1 - дл  мультиплексора 32. Сигнал cf через элемент ИЛИ 33 поступает на счетный вход Т-триггера 39 и, еслиср 1, переводит его в новое состо ние. Сигнал i через элемент ИЛИ 34 и элемент 38 задержки поступает на выход переноса разр да, соединенного с входом переноса следующего разр да. Входной сигнал переноса разр да через элемент ИЛИ 33 поступает на счетный вход Т-триггера 39 и на вход элемента И 35, на выходе которого вырабатываетс  сигнал переноса при условии, что состо ние Т-триггера 39 единичное. Дл  исключеНИН эффекта гонок, возникающего в схеме разр да вследствие цепи обратной св зи, образованной подключением выхода триггера к входу мультиплексора и входу элемента И 35, длителькость сигнала разрешени  выполнени  операции и входного сигнала переноса должна быть не более величиныо, + где (з и о jg - врем  переключени  элемента ИЛИ 39 и Т-триггера 39. Дл  исключени  эффекта гонок возможно также использование Т-триггера с двухступенчатой структурой. Элемент 38 . задержки обеспечивает задержку выход-ного .сигнала переноса по отношению к сигналу Cf дл  обеспечени  раздельного во времени воздействи  этих сигналов на счетный вход триггера. Результат операции в виде двоичных сигналов снимаетс  с выходов 23 26 устройства.

При обработке двоично-дес тичных чисел после окончани  распространени  сигналов переноса в устройстве

на его управл ющий вход 17 подаетс  импульс  |й сигнал коррекции и 1 . Этот сигнал открывает элементы И 37 разр дов и разрешает прохождение сигналов коррекции К,-К на входы элементов ИЛИ 33 н И 36 каждого разр да . В результате код коррекции арифметически суммируетс  с ранее полученн ;1м результатом, хранимым в Т-тригерах 39 разр дов устройства. Формирование сигналов коррекции происходит в узле 5 коррекции. Как следует из схемы узла 5 коррекции, сигналы коррекции формируютс  в соответствии с логическими выражени ми

K2(C,C,vC4C2) K, ,vc,C,vP4J

K(C4CjVC C,,)

К,0;

где С, С, С - сигнал на пр мом выходе Т-триггера 39 соответственно втрого , третьего и четвертого разр дов тетрады, а Р - сигнал на выходе переноса четвертого разр да тетрады. Эти сигналы образуют двоичный код коррекции , Kj, ,. Если при сложении трех двоично-дес тичных чисел оказываетс , что результат С C4CjC2C,больше 9 (т.е. больше кода ) и Р 0, то вырабатываетс , код коррекции . Если СбЮОГ и Р 1, то . Если 01001 и Р 1, то код коррекции . При ; выполнении операций над двоично-дес тичными числами перед выполнением операции триггер 48 узла 5 коррекции .должен устанавливатьс  .в нулевое состо ние сигналом U, подаваемым на вход 18 устройства.

Таким образом, накапливающий,сум:Матор реализует .любые операции

, В, , В, , в, с)

как над двоичными, так и двоично-дес тичными кодами, что значительно расшир ет область применени  устройства .

Технико-экономический эффект изобретени  по сравнению с известным устройством заключаетс  в расширении области его применени  за счет возможности реализации операций не только над двоичными, но и над двоичнодес тичными кодами.

Claims (1)

1. . НАКАПЛИВАЮЩИЙ СУММАТОР, каждый разряд которого содержит два мультиплексора, два элемента ИЛИ, элемент И и Т-триггер, выход которого является выходом разряда и подключён к первому входу элемента И и к первым управляющим входам мультиплексоров, вторые управляющие входы которых попарно объединены и подключены к информационным входам разряда, информационные входы мультиплексоров подключены к управляющим входам сумматора, выход первого мультиплексора подключен к первому входу первого элемента ИЛИ/ выход которого подключен к счетному входу Т-триггера, вторые входы первого элемента ИЛИ и элемента И объединены и подключены к вход!’ переноса разряда, выход-второго мультиплексора подключен к первому входу второго элемента ИЛИ, второй вход которого подключен к выходу элемента. И, о т л и чающийся тем, что, с целью расширения области применения сумматора путем реализации в нем операций десятичной арифметики, в каждый разряд сумматора введены второй и третий элементы И и элемент задержки, выход которого является выходом переноса разряда, а его вход,подключен к выходу второго элемента ИЛИ, третий вход которого подключен к выходу второго элемента И, первый вход которого подключен к выходу Т-триггера, а второй вход второго элемента И подключен к третьему входу первого элемента ИЛИ и выходу третьего элемента И, первый вход которого является входом коррекции разряда, а второй вход подключен к входу разрешения коррекции устройства, кроме того, каждая тетрада сумматора выполнена с узлом коррекции, информационные входы которого подключены к выходам второго, третьего и четвертого разрядов тетрады, а выход узла коррекции подключен к входам коррекции второго, третьего и четвертого разрядов тетрады, причем узел коррекции содержит пять элементов И, три элемента ИЛИ и триггер, нулевой вход которого подключен к управляющему входу устройства, а единичный - к выходу переноса четвертого разряда тетрады, инверсный выход триггера подключен к первому входу первого элемента И узла коррекции, второй вход которого подключен к первым входам первого элемента ИЛИ и второго элемента Ии выходу второго элемента ИЛИ, входы которого подключены к выходам третьего и четвертого элементов И, первые входы которых объединены и подключены к выходу четвертого разряда тетрады, второй вход третьего элемента И подключен к выходу второго разряда

   96W9TT TTs ⁶ тетрады, а второй вход четвертого элемента И - к выходу третьего разряда тетрады, выходы второго элемента И и первого элемента ИЛИ подключены соответственно к входам коррекции четвертого и третьего разрядов тетрады, а их входы подключены к прямому выходу триггера и первому входу пятого элемента И, второй вход которого подключен к инверсному выходу Т-триг· гера четвертого разряда, тетрады, выход пятого элемента И подключен к первому входу третьего элемента ИЛИ, второй вход которого подключен к выходу первого элемента И , а его выход подключен к входу коррекции второго разряда тетрады устройства.