SU1637672A3 - Компьютерна система с преобразованием режима компьютерных команд - Google Patents
Компьютерна система с преобразованием режима компьютерных команд Download PDFInfo
- Publication number
- SU1637672A3 SU1637672A3 SU4355584A SU4355584A SU1637672A3 SU 1637672 A3 SU1637672 A3 SU 1637672A3 SU 4355584 A SU4355584 A SU 4355584A SU 4355584 A SU4355584 A SU 4355584A SU 1637672 A3 SU1637672 A3 SU 1637672A3
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- interrupt
- bus
- control
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Programmable Controllers (AREA)
- Microcomputers (AREA)
- Bus Control (AREA)
- Control By Computers (AREA)
- Stored Programmes (AREA)
Abstract
Изобретение относитс к компьютерным системам с контроллерами прерываний . В частности к более производительным системам, которые способны преобразовать и реагировать на программные команды прерываний, которые нормально несовместимы с системой, Цель изобретени - расширение области применени за счет возможности преобразовани режима компьютерных команд . Компьютерна система с преобразованием режима компьютерных команд содержит процессор, блоки ввода/вывода , блок пам ти, блок посто нной пам ти, блок обработки прерываний, блок дешифрации и двунаправленный ключ. 2 з.п. ф-лы, 5 ил. V)
Description
Изобретение относитс к компьютерным системам с контроллерами прерываний и, в частности, к более производительным системам, которые способны преобразовывать и реагировать на программные команды прерываний, которые нормально несовместимы с системой.
Цель изобретени - расширение области применени за счет возможности преобразовани режима компьютерных команд.
На фиг.1 приведена структурна схема предлагаемой компьютерной системы; на фиг.2 и 3 - соответственно формат типичного слова команды инициализации и слова рабочей команды, используемые дл программировани блока
обработки прерываний, выполненного на микросхеме 8259AJ на фиг.4 - структура блока дешифрации и двунаправленного ключа, на фиг.5 - временна диаграмма циклов записи и считывани .
Компьютерна система содержит процессор 1, блок 2 обработки прерываний , общую магистраль 3, включающую шины 4 и 5 соответственно адреса и данных, группу блоков 6-8 ввода-вывода , блок 9 дешифрации, блок 10 пам ти , блок 11 посто нной пам ти, двунаправленный ключ 12, выходы 13-15 блока 9 дешифрации, шину 16 запросов прерываний блоков 6-8 ввода-вывода и шину 17 требовани прерывани .
О 00 SI
оэ 1
Ю
04
Бл9к 9 дешифрации и двунаправленный ключ 12 содержат шину управлени , включающую линии IOW 18 и IOR 19; дешифратор 20 адреса, эле- . менты ИЛИ 21, И 22, НЕ 23, И-НЕ 24 и 25, магистральные элементы 26 и 27 резистор 28,
Система работает следующим образом .
Блок 2 обработки прерываний обрабатывает до восьми векторных приоритетных прерываний дл процессора 1 посредством восьми линий: IRQ, IR1, IR2, т.д. до IR7, по шине 16. Только три блока 6-8 ввода-вывода показаны присоединенными к системе (фиг.1) по лини м IRQ, IR1 и IR2.
Блок 2 действует как всеобщий распор дитель . Он принимает запросы от блоков ввода-вывода, определ ет како из вход щих запросов обладает наивысшим приоритетом, провер ет обладает ли вход щий запрос более высоким приоритетным значением, чем обслуживав- мый в текущий момент, и выдает прерывание по линии 17 на процессор 1 на основе собранных фактов.
Каждый блок ввода-вывода обычно обладает специальной программой или процедурой, котора ассоциирована с его специфическими функциональными или операционными требовани ми, которую называют обслуживающей процедурой . Блок 2 обработки прерываний, подав прерывание на процессор обеспечивает его информацией, котора настраивает программный счетчик на обслуживающую процедуру, ассоциированную с запрашивающим устройством. Этой настройкой вл етс адрес в векторной таблице и ее обычно называют векторными данными.
У программиста есть выбор приоритетных режимов, позвол ющий создать такой способ обработки запросов блока 2 обработки прерываний, который удовлетвор ет требовани м системы. Приоритетные режимы можно замен ть и реконфигурировать динамически в любой момент во врем основной программы . Поэтому,можно определить, структуру прерываний должным образом .
Программирование 8259А (блока 2 обработки прерываний).
Блок 2 принимает два типа командных слов, генерируемых процессором 1.
0
5
0 5
0
0
5
0
ICW - слово команды инициализации. Формат ICW1 представлен на фиг.2. Перед началом нормальной работы блок 2 должен быть настроен на стартовую точку последовательностью из 2-4 байтов ,.тактируемой импульсами WP.
OCW - слово рабочей команды. Формат OCW1 представлен на фиг.З. Это те командные слова, которые заставл ют 8259А работать в различных режимах прерываний.
Их перечень таков: полностью вложенный режим t обращающий приоритетность режим, специальный масочный режим, выборный режим.
Слова OCW можно записывать в 8259А в любое врем после инициализации.
Когда подаетс команда с и , она интерпретируетс как cVio- во команды инициализации 1 (ICW1) (фиг.2). Слово ICW1 начинает после довательность инициализации, во врем которой автоматически происходит следующее .
Фронточувствительна схема устанавливаетс в ноль, что означает, что после инициализации на входе (IR) запроса прерывани должен произойти переход с низкого на высокий уровень, чтобы сформировалось прерывание.
Регистр масок прерываний очищаетс .
Входу IR7 приписываетс приоритетный уровень 7.
В адрес зависимого режима вписываетс 7.
Специальный масочный режим очищаетс и Состо ние считывани устанавливаемс на IRR,
Если , то все функции, выбранные на ICW4, устанавливаютс на ноль.
Режимы, запускаемые фронтом и уровнем , программируют с помощью бита 3 йслове1СУ1 (фиг. 2).
Если LTIM О, запрос прерывани опознаетс как переход с низкого на высокий уровень сигнала на входе IR. Вход IR может оставатьс с высоким уровнем, не генериру другого прерывани . t
Если LTIM 1, запрос прерывани опознаетс как высокий уровень на IR входе, и нет необходимости дл обнаружени фронта. Запрос прерывани должен быть сн т, прежде чем бу дет выдана команда Е01 или разрешено прерывание процессору 1, чтобы предотвратить вторичное прерывание.
Компьютерна система (фиг. 1) построена так, чтобы нормально работать; с программным обеспечением, подобным прикладным программам, которые подают при инициализации такие относ щиес к прерывани м команды (ICW1), что первоначально дл блока 2 устанавливаетс уровнечувствительный режим . Желательно удерживать блок 2 обработки прерываний в таком уровне- чувствительном режиме, чтобы повысить производительность и уменьшить шумовые проблемы, которые привод т к ложному опознаванию прерывани . Однако, когда это выполн етс , программное обеспечение, которое подает сигналы фронточувствительных команд , подобные слову ICW1 фронтального режима, во. врем инициализации, оказываютс несовместимыми. Если блок 2 обработки прерываний запрограмной доле обеспечивающей логики дл выполнени декодировани .
На фиг.4 представлен буфер данных
е который подает данные на блок 2. Блок 2 может состо ть из нескольких БИС 8259А при должной коммутации одного из них во врем работы. Результат декодера 15 представл ет
Ю собой либо сигнал Write Gate, либо сигнал Read Gate от блока 9 дешифрации . Сигнал Read Gate, поступа на магистральный элемент 26, управл ет операци ми записывани , требую15 щими вмешательства блока 2 обработки прерываний. Сигнал Write Gate, посту па на магистральный элемент 27 управл ет считывающими операци ми, тре бующими вмешательства блоков 2.
20 При записывании командного слова в один из блоков 2 обработки прерыва ний сигнал Write Gate на линии 15 а тивен, исключа записывание команды ICW1. Без активизации Write Gate во
мирова на режим фронтального запуска 25 врем записывани ICW1 бит данных 3
7672
ной доле обеспечивающей логики дл выполнени декодировани .
На фиг.4 представлен буфер данных
е который подает данные на блок 2. Блок 2 может состо ть из нескольких БИС 8259А при должной коммутации одного из них во врем работы. Результат декодера 15 представл ет
Ю собой либо сигнал Write Gate, либо сигнал Read Gate от блока 9 дешифрации . Сигнал Read Gate, поступа на магистральный элемент 26, управл ет операци ми записывани , требую15 щими вмешательства блока 2 обработки прерываний. Сигнал Write Gate, посту па на магистральный элемент 27 управл ет считывающими операци ми, требующими вмешательства блоков 2.
20 При записывании командного слова в один из блоков 2 обработки прерываний сигнал Write Gate на линии 15 активен , исключа записывание команды ICW1. Без активизации Write Gate во
программным обеспечением, написанным дл других компьютерных систем, эта система не завершает последовательность прерывани . Поэтому в систему добавлена логика, предотвращающа инициализацию контроллера на режим фронтального запуска. Это обеспечивает программную совместимость с другими системами. Система без такого средства, веро тней всего, менее совместима с ранее созданными прикладными процедурами программного обеспечени персональных компьютеров.
Вс кий раз, когда фронтального запуска команда декодирована блоком 9, двунаправленный ключ 12 захватывает эти команды и блок 2 настраиваетс на реагирование так, как если бы была прин та уровнечувствительна команда.
Режим фронтального запуска возникает во врем первого слова команды инициализации (ICW1). По вление этого признака опознаетс , бит данных LTIM дл установки режима на выходе двунаправленного ключа 12, соединенного с входом блока 2, принуждаетс прин ть значение, определ ющее уровнечувствительный режим. Логика, необходима дл этой функции в двунаправленном ключе 12, включает магистральные элементы 26 и 27 с трем устойчивыми состо ни ми дл вентилировани дву30
35
40
4S
50
55
в этой команде удерживаетс на вы ком уровне нагрузочным резистором Когда бит данных во врем зап вани ICW1, закоммутированный бло обработки прерываний устанавливае или продолжает оставатьс в уровн чувствительном режиме.
Состо ние и признаки различных линий управлени и данных при опе ци х Записывание и Считывание но более подробно дл слова ICW1, показан на фиг.5. Формул,а изобретен
1. Компьютерна система с прео разованием режима компьютерных ко манд, содержаща процессор, блок работки прерываний, блок пам ти, посто нной пам ти, группу блоков да-вывода, причем адресный выход цессора через шину адреса соедине адресными входами блока пам ти, б ка посто нной пам ти, блоков ввод вывода группы, информационный вхо выход процессора через шину данны соединен с информационными входам выходами блока пам ти, блоков вво вывода группы, информационным вых блока посто нной пам ти, группа у равл ющих входов-выходов процессо через шину управлени соединена с группами управл ющих входов-выход блока пам ти, блока посто нной па
направленных данных, при незначитель-м ти, блоков ввода-вывода группы,
0
5
0
S
0
5
в этой команде удерживаетс на высоком уровне нагрузочным резистором 28. Когда бит данных во врем записывани ICW1, закоммутированный блок 2 обработки прерываний устанавливаетс или продолжает оставатьс в уровне- чувствительном режиме.
Состо ние и признаки различных линий управлени и данных при операци х Записывание и Считывание, но более подробно дл слова ICW1, показан на фиг.5. Формул,а изобретени
Claims (3)
1. Компьютерна система с преобразованием режима компьютерных ко манд, содержаща процессор, блок об-1 работки прерываний, блок пам ти, блок посто нной пам ти, группу блоков ввода-вывода , причем адресный выход процессора через шину адреса соединен с адресными входами блока пам ти, блока посто нной пам ти, блоков ввода- вывода группы, информационный вход- выход процессора через шину данных соединен с информационными входами- выходами блока пам ти, блоков ввода- вывода группы, информационным выходом блока посто нной пам ти, группа управл ющих входов-выходов процессора через шину управлени соединена с группами управл ющих входов-выходов / блока пам ти, блока посто нной павыход требовани прерывани блока обработки прерывани через гонну управлени соединен е входом требовани прерывани группы управл ющих входов-выходов блока обработки данных , выходы запросов прерывани блоков ввода-вывода группы соединены е группой входов запросов прерывани блока обработки прерывани , отличающа с тем, что, с целью расширени области применени за счет возможности преобразовани режима компьютерных команд, она содержит блок дешифрации и двунаправленный ключ, выход которого соединен с входом третьего разр да группы информационных входов блока обработки прерываний , а информационный вход соединен с шиной данных, адресный, информационный и управл ющий входы блока г дешифрации соединены соответственно с шиной адреса, шиной данных и шиной управлени , выходы блока дешифрации с первого по четвертый соединены соответственно с входом выбора блока обработки прерывани , входом ацреса- ции блока обработки прерывани , первым и вторым входами управлени направлением передачи двунаправленного ключа.
2. Система по п.1, о т л ч ч a root а с тем, что блок дешифрации содержит дешифратор адреса, два зге- мента И-НЕ, элемент НЕ, элемент И, элемент ИЛИ, выход которого соединен с первым входом элемента И, выход которого вл етс четвертым выходом
5
0
5
0
5
блока дешифрации, третий выход которого соединен с выходом первого эле- мента И-НЕ, первый и второй входы которого соединены соответственно с выходами второго элемента И-НЕ и элемента НЕ, вход которого соединен с линией IOW шины управлени , линии INTA и IOR которой соединены соответственно с вторым входом элемента И и первым входом элемента ИЛИ, второй вход которого соединен с выходом дешифратора адреса и первым выходом блока дешифрации, лини АО шины адреса соединена с первым входом второго элемента И-НЕ, первый вход которого соединен с линией D4 шины данных, входы дешифратора соединены с шиной адреса лини АО которой соединена с вторым выходом блока де- {шифрации.
-
3. Система по пп, 1 и 2, о т - личающа с тем, что двуна-( правленный ключ содержит два магист- рйльных элемента и резистор, информационный вход первого магистрального элемента соединен с выходом второго магистрального элемента и вл етс информационным входом ключа, выход которого соединен с выходом первого магистрального элемента, входом второго магистрального элемента и через резистор с шиной питани компьютерной системы, первый и второй входы управлени направлением передачи двунаправленного ключа соединены , с входом управлени первого и второ- го магистральных элементов соответ- твенно.
f
fH
2Ј9ЈE9l
ICM AQ TJ7 DB Us Db из
Иг Si Do
A6±As
1
ШП
№1
SNGL
ОСЫ1 AQ D6 TJ§ Dy % #2 A $9
1 П7 |мб
- «
«2
I
IClf
1 1СЫЧ NEEDED 1СЫЦ NEEDED
1- SINGLE 0 CASCADE MODE
CALL ADWESS INTERVAL 1--INTERVAL OF If 0 INTERVAL OF 8
7 - LEVEL TRIGGERED MOTJE 0: EDGE TRIGGERED rtODE
At -A5 OF INTERRUPT
VEKTOR ADRESS (HCS 80/85 MOSEONLy)
Фи8.2
HI
no
INTERRUPT MASK 7s MASK SET 0 MASK RESET
Фиг.З
-J)R W
+B3(Or8UFn) ЮМГ 5259s)
-1PRGA7E -JOV6ATE
S3 IS FOKCED WAT
Фае, 5
Составитель М.Сорочан
Редактор И.Шмакова Техред Л.Олийнык
Заказ 828
Тираж 412
ВНИИПИ Государственного комитета по изобретени м и открыти м при ГКНТ СССР 113035, Москва, Ж-35, Раушска наб., д. 4/5
Производственно-издательский комбинат Патент, г. Ужгород, ул. Гагарина, 101
Корректор С.Черни
Подписное
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/029,511 US4890219A (en) | 1987-03-24 | 1987-03-24 | Mode conversion of computer commands |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1637672A3 true SU1637672A3 (ru) | 1991-03-23 |
Family
ID=21849411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU4355584A SU1637672A3 (ru) | 1987-03-24 | 1988-03-23 | Компьютерна система с преобразованием режима компьютерных команд |
Country Status (22)
| Country | Link |
|---|---|
| US (1) | US4890219A (ru) |
| EP (1) | EP0283581B1 (ru) |
| JP (1) | JPS63241640A (ru) |
| KR (1) | KR950001417B1 (ru) |
| CN (1) | CN1012537B (ru) |
| AR (1) | AR243693A1 (ru) |
| AT (1) | ATE74455T1 (ru) |
| BE (1) | BE1001065A3 (ru) |
| BR (1) | BR8800736A (ru) |
| CA (1) | CA1290069C (ru) |
| DE (3) | DE3778010D1 (ru) |
| ES (1) | ES2031489T3 (ru) |
| FR (1) | FR2613097A1 (ru) |
| GB (1) | GB2202658B (ru) |
| GR (1) | GR3004854T3 (ru) |
| HK (1) | HK33392A (ru) |
| IT (1) | IT1216131B (ru) |
| MY (1) | MY102292A (ru) |
| NL (1) | NL185964C (ru) |
| PH (1) | PH24865A (ru) |
| SG (1) | SG5692G (ru) |
| SU (1) | SU1637672A3 (ru) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5101497A (en) * | 1988-09-09 | 1992-03-31 | Compaq Computer Corporation | Programmable interrupt controller |
| CA1319441C (en) * | 1988-09-09 | 1993-06-22 | Paul R. Culley | Programmable interrupt controller |
| US5412800A (en) * | 1989-05-25 | 1995-05-02 | Cirrus Logic, Inc. | System for running incompatible graphics programs |
| JPH0375937A (ja) * | 1989-08-18 | 1991-03-29 | Nec Corp | 割込制御回路 |
| GB9012950D0 (en) * | 1989-11-03 | 1990-08-01 | Ibm | Programmable interrupt controller |
| US5261107A (en) * | 1989-11-03 | 1993-11-09 | International Business Machines Corp. | Programable interrupt controller |
| US5379404A (en) * | 1990-03-16 | 1995-01-03 | Motorola, Inc. | Plug code for automatically recognizing and configuring both non-microprocessor and microprocessor based radio frequency communication devices |
| CA2115210C (en) * | 1993-04-21 | 1997-09-23 | Joseph C. Andreshak | Interactive computer system recognizing spoken commands |
| US6145047A (en) * | 1994-05-19 | 2000-11-07 | Vlsi Technology Inc. | Circuit and method for converting interrupt signals from level trigger mode to edge trigger mode |
| JPH10502197A (ja) * | 1994-06-28 | 1998-02-24 | インテル・コーポレーション | Ｐｃｉ−ｉｓａ割込みプロトコルコンバータ及び選択機構 |
| US5619703A (en) * | 1995-06-06 | 1997-04-08 | Cirrus Logic, Inc. | Apparatus and method for supporting multiple interrupt protocols with unequal number of interrupt request signals |
| US5848277A (en) * | 1996-02-12 | 1998-12-08 | Ford Motor Company | Method for providing both level-sensitive and edge-sensitive interrupt signals on a serial interface between a peripheral and host |
| US5740452A (en) * | 1996-03-29 | 1998-04-14 | Vlsi Technology, Inc. | System for passing Industry Standard Architecture (ISA) legacy interrupts across Peripheral Component Interconnect (PCI) connectors and methods therefor |
| US6735655B1 (en) * | 1999-09-29 | 2004-05-11 | Emc Corporation | Interrupt request controller |
| US20030018842A1 (en) * | 2001-07-19 | 2003-01-23 | Donald Harbin | Interrupt controller |
| JP2008257549A (ja) * | 2007-04-06 | 2008-10-23 | Nec Electronics Corp | マイクロコンピュータの制御回路及び制御方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3938101A (en) * | 1973-12-26 | 1976-02-10 | International Business Machines Corporation | Computer system with post execution I/O emulation |
| US4127896A (en) * | 1977-08-10 | 1978-11-28 | Bunker Ramo Corporation | Bidirectional interface utilizing read-only memory, decoder and multiplexer |
| US4236204A (en) * | 1978-03-13 | 1980-11-25 | Motorola, Inc. | Instruction set modifier register |
| US4425618A (en) * | 1981-11-23 | 1984-01-10 | Bell Telephone Laboratories, Incorporated | Method and apparatus for introducing program changes in program-controlled systems |
| US4590556A (en) * | 1983-01-17 | 1986-05-20 | Tandy Corporation | Co-processor combination |
| JPS6133546A (ja) * | 1984-07-25 | 1986-02-17 | Nec Corp | 情報処理装置 |
| US4695945A (en) * | 1985-02-28 | 1987-09-22 | International Business Machines Corporation | Processor I/O and interrupt filters allowing a co-processor to run software unknown to the main processor |
| JP2609220B2 (ja) * | 1985-03-15 | 1997-05-14 | ソニー株式会社 | マルチ・プロセツサ・システム |
| US4779187A (en) * | 1985-04-10 | 1988-10-18 | Microsoft Corporation | Method and operating system for executing programs in a multi-mode microprocessor |
| JPS6228838A (ja) * | 1985-07-31 | 1987-02-06 | Nec Corp | 割込制御回路 |
| JPS63141134A (ja) * | 1986-12-04 | 1988-06-13 | Mitsubishi Electric Corp | 割込制御装置 |
| JP2001118629A (ja) * | 1999-10-18 | 2001-04-27 | Jst Mfg Co Ltd | コネクタ及びコネクタに装着された電子モジュールの冷却方法 |
-
1985
- 1985-02-05 PH PH36463A patent/PH24865A/en unknown
-
1987
- 1987-03-24 US US07/029,511 patent/US4890219A/en not_active Expired - Lifetime
- 1987-11-26 BE BE8701347A patent/BE1001065A3/fr not_active IP Right Cessation
- 1987-11-27 FR FR8716749A patent/FR2613097A1/fr active Pending
- 1987-12-10 GB GB8728925A patent/GB2202658B/en not_active Revoked
- 1987-12-15 DE DE8787118543T patent/DE3778010D1/de not_active Expired - Fee Related
- 1987-12-15 ES ES198787118543T patent/ES2031489T3/es not_active Expired - Lifetime
- 1987-12-15 AT AT87118543T patent/ATE74455T1/de not_active IP Right Cessation
- 1987-12-15 EP EP87118543A patent/EP0283581B1/en not_active Expired - Lifetime
- 1987-12-25 JP JP62327582A patent/JPS63241640A/ja active Granted
-
1988
- 1988-02-04 CA CA000558104A patent/CA1290069C/en not_active Expired - Fee Related
- 1988-02-23 BR BR8800736A patent/BR8800736A/pt not_active Application Discontinuation
- 1988-02-23 CN CN88100756A patent/CN1012537B/zh not_active Expired
- 1988-02-24 KR KR1019880001892A patent/KR950001417B1/ko not_active IP Right Cessation
- 1988-02-24 MY MYPI88000183A patent/MY102292A/en unknown
- 1988-03-15 AR AR88310305A patent/AR243693A1/es active
- 1988-03-17 NL NLAANVRAGE8800652,A patent/NL185964C/xx not_active IP Right Cessation
- 1988-03-18 IT IT8819826A patent/IT1216131B/it active
- 1988-03-23 SU SU4355584A patent/SU1637672A3/ru active
- 1988-03-23 DE DE8803950U patent/DE8803950U1/de not_active Expired
- 1988-03-23 DE DE3809831A patent/DE3809831A1/de active Granted
-
1992
- 1992-01-22 SG SG56/92A patent/SG5692G/en unknown
- 1992-05-07 HK HK333/92A patent/HK33392A/xx unknown
- 1992-06-10 GR GR920401207T patent/GR3004854T3/el unknown
Non-Patent Citations (1)
| Title |
|---|
| Патент US № 3938101, кл. G 06 F 3/00, опублик. 1976. Ю-Чжен Лю, Гибсон Г. Микропроцессоры семейства 8086/8088. - М.: Радио и св зь, 1987, с. 286, рис.81. * |
Also Published As
| Publication number | Publication date |
|---|---|
| KR880011652A (ko) | 1988-10-29 |
| CA1290069C (en) | 1991-10-01 |
| JPH0512736B2 (ru) | 1993-02-18 |
| DE3809831A1 (de) | 1988-10-06 |
| SG5692G (en) | 1992-03-20 |
| EP0283581B1 (en) | 1992-04-01 |
| EP0283581A3 (en) | 1989-03-22 |
| KR950001417B1 (ko) | 1995-02-24 |
| GR3004854T3 (ru) | 1993-04-28 |
| AR243693A1 (es) | 1993-08-31 |
| BE1001065A3 (fr) | 1989-06-27 |
| CN1012537B (zh) | 1991-05-01 |
| IT1216131B (it) | 1990-02-22 |
| DE3778010D1 (de) | 1992-05-07 |
| MY102292A (en) | 1992-05-15 |
| GB8728925D0 (en) | 1988-01-27 |
| GB2202658B (en) | 1991-07-31 |
| DE8803950U1 (ru) | 1988-06-30 |
| GB2202658A (en) | 1988-09-28 |
| NL8800652A (nl) | 1988-10-17 |
| NL185964B (nl) | 1990-03-16 |
| CN88100756A (zh) | 1988-10-19 |
| HK33392A (en) | 1992-05-15 |
| EP0283581A2 (en) | 1988-09-28 |
| ES2031489T3 (es) | 1992-12-16 |
| US4890219A (en) | 1989-12-26 |
| JPS63241640A (ja) | 1988-10-06 |
| IT8819826A0 (it) | 1988-03-18 |
| NL185964C (nl) | 1990-08-16 |
| DE3809831C2 (ru) | 1989-09-07 |
| ATE74455T1 (de) | 1992-04-15 |
| BR8800736A (pt) | 1988-10-11 |
| PH24865A (en) | 1990-12-26 |
| FR2613097A1 (fr) | 1988-09-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| SU1637672A3 (ru) | Компьютерна система с преобразованием режима компьютерных команд | |
| US5101497A (en) | Programmable interrupt controller | |
| US4716527A (en) | Bus converter | |
| JP2633458B2 (ja) | Ｄｍａチヤネル装置及びｄｍａチヤネルの変換装置 | |
| US4835672A (en) | Access lock apparatus for use with a high performance storage unit of a digital data processing system | |
| GB2171230A (en) | Using 8-bit and 16-bit modules in a 16-bit microprocessor system | |
| KR920008448B1 (ko) | 데이터 프로세서 | |
| EP0437550B1 (en) | Information processing system emulation apparatus and method | |
| US5471639A (en) | Apparatus for arbitrating for a high speed direct memory access bus | |
| JPH07182277A (ja) | コンピュータシステム、およびその中での直接メモリアクセス動作を制御するための方法 | |
| CA1319441C (en) | Programmable interrupt controller | |
| US5218683A (en) | Method and apparatus for concealing the enablement of a device by modifying a status word | |
| US5574864A (en) | Method of implementing EISA bus devices on a host bus by disabling bridge circuitry between host and EISA buses | |
| CA1252575A (en) | Bus control gate array | |
| JPH0330175B2 (ru) | ||
| JP3480961B2 (ja) | メモリアクセス方法 | |
| SU1410709A1 (ru) | Устройство дл сопр жени периферийного устройства с ЭВМ | |
| SU1084795A1 (ru) | Устройство прерывани | |
| SU1241249A1 (ru) | Устройство дл сопр жени двух магистралей | |
| JP2611191B2 (ja) | 入出力制御装置 | |
| JP2667285B2 (ja) | 割込制御装置 | |
| JPH0443355B2 (ru) | ||
| JPH11338818A (ja) | データ転送方法及び装置 | |
| KR19990047714A (ko) | 보조기억장치에 대한 이중화제어장치 | |
| JPS61184645A (ja) | 割込制御方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| REG | Reference to a code of a succession state |
Ref country code: RU Ref legal event code: MM4A Effective date: 20070324 |