JPH0375937A - 割込制御回路 - Google Patents
割込制御回路Info
- Publication number
- JPH0375937A JPH0375937A JP21227189A JP21227189A JPH0375937A JP H0375937 A JPH0375937 A JP H0375937A JP 21227189 A JP21227189 A JP 21227189A JP 21227189 A JP21227189 A JP 21227189A JP H0375937 A JPH0375937 A JP H0375937A
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- JP
- Japan
- Prior art keywords
- signal
- interrupt request
- register
- interrupt
- edge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 9
- 238000003708 edge detection Methods 0.000 abstract description 13
- 238000010586 diagram Methods 0.000 description 8
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012913 prioritisation Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路の割込制御回路に関する。
従来、この種の割込制御回路は、第３図の基本的なシス
テム構成を示す図の破線内の構成となっており、マイク
ロプルセッサ１０１２割込制御回路１００によって構成
され、リード信号（ＲＤ）１１２、ライト信号（ＷＲ）
１１３．データバス（ＤＢ）１１４．割込信号（ＩＮＴ
） １１１ 、割込アクノリッジ信号（ＩＮＴＡ）１１
０によってマイクロプロセッサ１０１と割込制御回路１
００は接続されている。
テム構成を示す図の破線内の構成となっており、マイク
ロプルセッサ１０１２割込制御回路１００によって構成
され、リード信号（ＲＤ）１１２、ライト信号（ＷＲ）
１１３．データバス（ＤＢ）１１４．割込信号（ＩＮＴ
） １１１ 、割込アクノリッジ信号（ＩＮＴＡ）１１
０によってマイクロプロセッサ１０１と割込制御回路１
００は接続されている。
次に、その動作について説明する。
割込要求信号（ＩＲｎ）は通常複数本存在し、各々装置
等が接続されており、各装置からの割込要求は割込制御
回路１００の割込要求信号（ＩＲｎ）を経由して割込要
求レジスタ１０７に記憶される。
等が接続されており、各装置からの割込要求は割込制御
回路１００の割込要求信号（ＩＲｎ）を経由して割込要
求レジスタ１０７に記憶される。
これらの割込要求がエツジ信号で記憶されるか、あるい
は、レベル信号によって記憶されるかは、割込制御回路
１００のイニシャライズ時にイニシャライズ・レジスタ
群１０５に書込まれたデータによって決定される。
は、レベル信号によって記憶されるかは、割込制御回路
１００のイニシャライズ時にイニシャライズ・レジスタ
群１０５に書込まれたデータによって決定される。
マイクロプロセッサ１０１に対する割込要求は、コント
ロールロジック１０４を経由して割込信号（ＩＮＴ）に
よって通知される。マイクロプロセッサ１０１は割込を
受けつけて良いと判断すると、割込アクノリッジ信号（
ＩＮＴＡ）を割込制御回路１００に出力する。割込アク
ノリッジ信号（ＩＮＴＡ）１１０を受取ると、データバ
スバッファ１０３よりデータバス１１４を経由して、そ
の時点で最も優先度の高い割込ルーチンアドレスヲ出力
し、マイクロプロセッサ１０１に通知し、マイクロプロ
セッサ１０１は割込処理を行なう。
ロールロジック１０４を経由して割込信号（ＩＮＴ）に
よって通知される。マイクロプロセッサ１０１は割込を
受けつけて良いと判断すると、割込アクノリッジ信号（
ＩＮＴＡ）を割込制御回路１００に出力する。割込アク
ノリッジ信号（ＩＮＴＡ）１１０を受取ると、データバ
スバッファ１０３よりデータバス１１４を経由して、そ
の時点で最も優先度の高い割込ルーチンアドレスヲ出力
し、マイクロプロセッサ１０１に通知し、マイクロプロ
セッサ１０１は割込処理を行なう。
第４図は割込要求レジスタ部１０７の詳細図で、その１
ビット分１２３について説明する。
ビット分１２３について説明する。
ＩＲｎの割込要求信号はレベル信号か、あるいは、エツ
ジ信号で与えられるかは、イニシャライズ時に内部バス
１０８を経由してラッチ１１６に書き込まれたデータに
よって決定される。すなわち、ラッチ１１６に論理Ｉｆ
Ｉ Ｉ＋が書込まれると、エツジ／レベル切換信号（
ＣＨＧ）によってトランスフアゲ−１−１１８が” Ｏ
Ｎ ’″になり、一方、トランスファゲート１１９がパ
○Ｆ Ｆ ”になり、エツジ検出回路１１５が無効にな
り、割込要求信号ノ論理″１′″レベルによって割込要
求レジスタ１２０に１′″が書込まれ、割込要求がＩＲ
ｎにあったものとして優先決定ロジックに通知される。
ジ信号で与えられるかは、イニシャライズ時に内部バス
１０８を経由してラッチ１１６に書き込まれたデータに
よって決定される。すなわち、ラッチ１１６に論理Ｉｆ
Ｉ Ｉ＋が書込まれると、エツジ／レベル切換信号（
ＣＨＧ）によってトランスフアゲ−１−１１８が” Ｏ
Ｎ ’″になり、一方、トランスファゲート１１９がパ
○Ｆ Ｆ ”になり、エツジ検出回路１１５が無効にな
り、割込要求信号ノ論理″１′″レベルによって割込要
求レジスタ１２０に１′″が書込まれ、割込要求がＩＲ
ｎにあったものとして優先決定ロジックに通知される。
一方、ラッチ１１６に論理ＩＩ ＯＩ＋が書込まれると
、エツジ検出回路１１５が有効となり、ＩＲ，に入力さ
れるパルス信号が検出される。
、エツジ検出回路１１５が有効となり、ＩＲ，に入力さ
れるパルス信号が検出される。
ＩＡＫＳＱ信号とＲＥＳＴＧｎ信号はＩＮＴＡ信号によ
ってコントロールロジック１０４で精製されるリセット
信号である。
ってコントロールロジック１０４で精製されるリセット
信号である。
ぶ
第１図は、上述の概要を示すタイミングチャートである
。
。
上述した従来の割込制御回路は、割込要求信号をエツジ
信号で検出するか、あるいは、レベル信号で検出するか
は、イニシャライズ時にすべての割込要求信号線に一義
的に決定されるので、割込要求線に接続される装置がイ
ニシャライズ時にプログラムされた信号と異なる信号を
発生する（すなわち、レベル信号検出に対してエツジ信
号を発生又はその逆）場合は、途中に変換回路を備えな
ければならないという欠点がある。
信号で検出するか、あるいは、レベル信号で検出するか
は、イニシャライズ時にすべての割込要求信号線に一義
的に決定されるので、割込要求線に接続される装置がイ
ニシャライズ時にプログラムされた信号と異なる信号を
発生する（すなわち、レベル信号検出に対してエツジ信
号を発生又はその逆）場合は、途中に変換回路を備えな
ければならないという欠点がある。
本発明の割込制御回路の構成は、内部バスより書込み可
能なレジスタと、その内容に基づいてビット毎に割込要
求信号の検出結果を、レベルかエツジに設定するエツジ
／レベル切換信号線を含んで構成されることを特徴とす
る。
能なレジスタと、その内容に基づいてビット毎に割込要
求信号の検出結果を、レベルかエツジに設定するエツジ
／レベル切換信号線を含んで構成されることを特徴とす
る。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例のプロ、ツタ図であり、
レジスタ１は内部バス３より書込み可能で、本実施例で
は割込要求信号（ＩＲ８〜、）線５と同じビット幅のデ
ータを記憶する。各々の割込要求信号（Ｉ ＲＯ〜７）
５には、エツジ検出回路４が接続されており、エツジ検
出か、あるいは、レベル検出かは、エツジ／レベル切換
信号線２によるトランスファゲート６．７のパ○Ｎ”
、”ＯＦＦ”で設定される。そのデータは、ラッチ８に
記憶され、優先決定ロジックへ伝えられる。ＩＡＫＳＱ
、ＲＥＳＩＧ７はリセット信号である。
レジスタ１は内部バス３より書込み可能で、本実施例で
は割込要求信号（ＩＲ８〜、）線５と同じビット幅のデ
ータを記憶する。各々の割込要求信号（Ｉ ＲＯ〜７）
５には、エツジ検出回路４が接続されており、エツジ検
出か、あるいは、レベル検出かは、エツジ／レベル切換
信号線２によるトランスファゲート６．７のパ○Ｎ”
、”ＯＦＦ”で設定される。そのデータは、ラッチ８に
記憶され、優先決定ロジックへ伝えられる。ＩＡＫＳＱ
、ＲＥＳＩＧ７はリセット信号である。
次に、その動作について説明する。
説明の便宜上、割込要求信号線５はＩＲＱからＩＲ７の
８本とし、レジスタ１にはイニシャライズ時に、内部バ
ス３より各割込要求信号線に接続されている装置が、エ
ツジ信号を送出するか、あるいは、レベル信号を送出し
てくるかに応じてレベル検出の場合、論理Ｉｆ Ｉ Ｉ
＋を、またエツジ検出の場合、論理“０″が書込まれる
。たとえば、割込要求信号線ＩＲ，に割込要求としてパ
ルスを発生する装置が接続された場合、レジスタ１の該
当ビットには論理ＩＩ ＯＩ＋が書込まれる。そのデー
タは、エツジ／レベル切換信号線２を経由してトランス
ファゲート６を“ＯＦＦ”、トランスファゲート７を○
Ｎ Ｉ＋にしてエツジ検出回路４を有効にする。
８本とし、レジスタ１にはイニシャライズ時に、内部バ
ス３より各割込要求信号線に接続されている装置が、エ
ツジ信号を送出するか、あるいは、レベル信号を送出し
てくるかに応じてレベル検出の場合、論理Ｉｆ Ｉ Ｉ
＋を、またエツジ検出の場合、論理“０″が書込まれる
。たとえば、割込要求信号線ＩＲ，に割込要求としてパ
ルスを発生する装置が接続された場合、レジスタ１の該
当ビットには論理ＩＩ ＯＩ＋が書込まれる。そのデー
タは、エツジ／レベル切換信号線２を経由してトランス
ファゲート６を“ＯＦＦ”、トランスファゲート７を○
Ｎ Ｉ＋にしてエツジ検出回路４を有効にする。
割込要求信号線ＩＲ，にパルスが入力されると、エツジ
検出回路４．トランスファゲート７の経路でラッチ８に
データが保持され、優先決定ロジックに割込要求がある
ことを通知する。ラッチ８のアされ、エツジ検出回路４
のラッチは、ＩＡＫＳＱ信号の立上り時に論理ＩＩ Ｉ
Ｉ＋になるＲＥＳＴＱ７信号によってクリアされる。
検出回路４．トランスファゲート７の経路でラッチ８に
データが保持され、優先決定ロジックに割込要求がある
ことを通知する。ラッチ８のアされ、エツジ検出回路４
のラッチは、ＩＡＫＳＱ信号の立上り時に論理ＩＩ Ｉ
Ｉ＋になるＲＥＳＴＱ７信号によってクリアされる。
レベル検出の場合は、レジスタ１の該当ビットに論理“
１″が書込まれ、トランスファゲート６が“ＯＮ”
トランスファゲート７が’ＯＦＦ”となり、エツジ検出
回路４は無効となり、割込要求信号ＩＲｙに入力された
論理パ１′ルベルがラッチ８に保持される。
１″が書込まれ、トランスファゲート６が“ＯＮ”
トランスファゲート７が’ＯＦＦ”となり、エツジ検出
回路４は無効となり、割込要求信号ＩＲｙに入力された
論理パ１′ルベルがラッチ８に保持される。
以下、エツジ検出と同様の動作を行なう。ここで、レベ
ル検出の場合も、エツジ検出回路４のラッチはクリアさ
れるが、意味を持たない。
ル検出の場合も、エツジ検出回路４のラッチはクリアさ
れるが、意味を持たない。
第２図は本発明の第２の実施例のブロック図であり、割
込要求レジスタ１１は実施例１と同様の構成で、エツジ
／レベル切換信号２が割込要求レジスタ１１の各ビット
に入力される。エツジ／レベル切換信号２はイニシャラ
イズ時に、内部バス３より書込まれたレジスタ１の内容
に基づいてデコーダ１２でデコードされた出力信号とな
る。
込要求レジスタ１１は実施例１と同様の構成で、エツジ
／レベル切換信号２が割込要求レジスタ１１の各ビット
に入力される。エツジ／レベル切換信号２はイニシャラ
イズ時に、内部バス３より書込まれたレジスタ１の内容
に基づいてデコーダ１２でデコードされた出力信号とな
る。
この実施例では、エツジ／レベル切換信号２をデコーダ
１２で生成するため、レジスタ１のビット幅を割込要求
信号線の数より減らすことが可能になるという利点があ
る。
１２で生成するため、レジスタ１のビット幅を割込要求
信号線の数より減らすことが可能になるという利点があ
る。
以上説明したように本発明は、割込要求信号の検出をビ
ット毎に設定することにより、装置と割込制御回路をダ
イレクトに接続できる効果がある。
ット毎に設定することにより、装置と割込制御回路をダ
イレクトに接続できる効果がある。
第１図及び第２図は本発明の第１及び第２の実施例のブ
ロック図、第３図は従来の割込制御回路トマイクロプロ
セッサによる構成図、第４図は第３図の割込要求レジス
タ部の構成図、第５図は第３図におけるタイミングチャ
ートである。 ■・・・・・・レジスタ、２・・・・・・エツジ／レベ
ル切換信号、３・・・・・・内部バス、４・・・・・・
エツジ検出回路、５・・・・・・割込要求信号、６，７
，１１８，１１９・・・・・・トランスファゲート、８
，１１６，１２０・・・・・・ラッチ、１１・・・・・
・割込要求レジスタ部、１２・・・・・・デコーダ、１
００・・・・・・割込制御回路、１０１・・・・・・マ
イクロプロセッサ、１０２・・・・・・リード／ライト
コントロール、１０３・・・・・・データバスバッファ
、１０４・・・・・・コントロールロジック、１０５・
・・・・・イニシャライズレジスタ群、１０６・・・・
・・優先決定ロジック、１０７・・・・・・割込要求レ
ジスタ、１０８・・・・・・内部ハス、１１４・・・・
・・データバス、１１５・・・・・・エツジ検出回路、
１２３・・・・・・割込要求レジスタ（１ビット分）。
ロック図、第３図は従来の割込制御回路トマイクロプロ
セッサによる構成図、第４図は第３図の割込要求レジス
タ部の構成図、第５図は第３図におけるタイミングチャ
ートである。 ■・・・・・・レジスタ、２・・・・・・エツジ／レベ
ル切換信号、３・・・・・・内部バス、４・・・・・・
エツジ検出回路、５・・・・・・割込要求信号、６，７
，１１８，１１９・・・・・・トランスファゲート、８
，１１６，１２０・・・・・・ラッチ、１１・・・・・
・割込要求レジスタ部、１２・・・・・・デコーダ、１
００・・・・・・割込制御回路、１０１・・・・・・マ
イクロプロセッサ、１０２・・・・・・リード／ライト
コントロール、１０３・・・・・・データバスバッファ
、１０４・・・・・・コントロールロジック、１０５・
・・・・・イニシャライズレジスタ群、１０６・・・・
・・優先決定ロジック、１０７・・・・・・割込要求レ
ジスタ、１０８・・・・・・内部ハス、１１４・・・・
・・データバス、１１５・・・・・・エツジ検出回路、
１２３・・・・・・割込要求レジスタ（１ビット分）。
Claims (1)
- 内部バスより書込み可能なレジスタと、その内容に基
づいてビット毎に割込要求信号の検出結果を、レベルか
エッジに設定するエッジ／レベル切換信号線を含むこと
を特徴とする割込制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21227189A JPH0375937A (ja) | 1989-08-18 | 1989-08-18 | 割込制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21227189A JPH0375937A (ja) | 1989-08-18 | 1989-08-18 | 割込制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0375937A true JPH0375937A (ja) | 1991-03-29 |
Family
ID=16619830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21227189A Pending JPH0375937A (ja) | 1989-08-18 | 1989-08-18 | 割込制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0375937A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63241640A (ja) * | 1987-03-24 | 1988-10-06 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | コンピュータ・システム |
| JPH01130231A (ja) * | 1987-11-16 | 1989-05-23 | Pfu Ltd | 割込み発生制御システム |
-
1989
- 1989-08-18 JP JP21227189A patent/JPH0375937A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63241640A (ja) * | 1987-03-24 | 1988-10-06 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | コンピュータ・システム |
| JPH01130231A (ja) * | 1987-11-16 | 1989-05-23 | Pfu Ltd | 割込み発生制御システム |
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