SU1608702A1 - Устройство дл сложени длительностей импульсов - Google Patents
Устройство дл сложени длительностей импульсов Download PDFInfo
- Publication number
- SU1608702A1 SU1608702A1 SU884465604A SU4465604A SU1608702A1 SU 1608702 A1 SU1608702 A1 SU 1608702A1 SU 884465604 A SU884465604 A SU 884465604A SU 4465604 A SU4465604 A SU 4465604A SU 1608702 A1 SU1608702 A1 SU 1608702A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- group
- elements
- input
- inputs
- output
- Prior art date
Links
Landscapes
- Advance Control (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано в цифровых вычислительных машинах. Цель изобретени - повышение надежности устройства за счет уменьшени аппаратурных затрат. Изобретение позвол ет осуществить суммирование и вычитание как аналоговых (длительностей импульсов), так и цифровых (количество импульсов) величин. Устройство работает в Q-ой четной системе счислени и в каждой группе входных величин фиксирует количество переключенных бистабильных элементов. Каждый формирователь разр дов устройства содержит M = Q/2 бистабильных элементов 11 - 1M, две группы элементов И 21 - 2M и 31 - 3M, две группы элементов ИЛИ 41 - 4M и 51 - 5M, два дополнительных бистабильных элемента 6 и 7, дес ть элементов И 8 - 17, четыре элемента ИЛИ 18 - 21, два элемента НЕ 22 и 23, два элемента НЕ 24, 25 с увеличенной задержкой, шину 26 установки в "0" устройства, входы сложени 27 и вычитани 28, входы переноса 29 и заема 30 из предыдущего формировател разр дов устройства, выходы переноса 31 и заема 32 в следующий формирователь разр дов устройства. Сложение длительностей импульсов осуществл етс последовательным переключением бистабильных элементов в единичное состо ние, а вычитание - переключением бистабильных элементов в нулевое состо ние. 1 ил.
Description
Изобретение отноЬитс к вычислительной технике и может быть использовано в цифровых вычислительных ма шинах .
Цель изобретени - повышение надежности устройства за счет уменьшени ; аппаратурных затрат
На чертеже изображена структурна схема устройства.
В устройстве входна величина представл етс в форме
,,,оос,В„,
где Pi - признак, приниманиций значение О или 1;
й|( о о оВу, - мантисса, где .,ll; ,o.o,n - количество двоичных знаков мантиссы, величина которого зависит от основы системы счислени и определ етс следующим образом: n q/2-1 при q - четномс Все цифровые величины q-й системы счислени распределены в двух группах Перва группа охватьшает величины от О до (q/2-Т), а втора группа- от q/2 до (q-l)c, Признак определ ет принадлежность цифровой величины к группам: если oi О, то величина из первой группы, а если 1, то из второй группы, при этом признаку присвоен вес q/2 (на чертеже представлена схема одного формировател разр дов устройства дл сложени длительностей импульсов)с
Ка щый формирователь разр дов устройства содержит га q/2 (q - основа системы счислени ) бистабильных эле
ментов ,Глервую группу
ш
- -f fn л K JJiJ.
элементов и 2,,2,...,2, вторую группу m элементов И 3, ,3,„„.,3, первую группу m элементов ИЛИ 4,, 4, вторую группу m элементов , 5, с о о,5, первый 6 и второй 7 дополнительные бистабильные элементы дес ть элементов И 8-17, четьфе элемента ИЛИ 18-21, два элемента НЕ 22 30 и 23, два элемента НЕ 24 и 25 с увеличенной задержкой, шину 26 установки в О устройства, вход 27 операндов при выполнении сложени , вход 28 операндов при вьшолнении вычитани 35 вход 29 переноса из предьщущего фор- №фовател разр дов устройства, вход JU заема из предыдущего формировател разр дов устройства, выход 31 переноса в следующий формирователь 40 разр дов устройства, выход 32 заема в следующий формирователь разр дов устройствас
Рассмотрим алгоритм сложени двух длительностей импульсов 45 С этой целью предварительно введем следующие обозначени :
кЧк1 Зг 1 первое слагаемое ,
°к °к-( ° , - второе слагае- 0мое,
с к-| 2..1 сумма слагаемьк А и В;
Р; - переносы из i-ro в (1+1)-й разр де
5 Сложение происходит согласно следующему алгоритму
В начале на выходы сумматора подаетс первый операнд А„ Если считать что.сумматор предварительно обнулен
Т(1 после окончани подачи операн- fl;i А в каждом формирователе разр - )В получим сумму S а + О„ Пссольку (q - осноиание системы
д
с:
с шслени ) , то S; q и Р,- О, т,е
П(фенос в старший (1+1)-й разр д не
П)ОИСХОДИТ
После этого на входы сумматора по- второй операнд В
При этом следует рассмотреть два случа :
; q, Р; 0; а + b, q, Р; 1„
aj +
В первом случае перенос в старший рАзр д не происходит, поэтому отдель- ние формирователи разр дов сумматора функционируют самосто тельно
В случае, если S q и Р- 1,
При Ь, 4.) Ъ; импульс переноса Р- и разр да i непосредственно подаетс на вход переноса (1н-1)-го разр да и п 1ибавл етс к сумме
При bj bi импульс переноса Р и разр да i подаетс на вход переноса . (i+1)-ro разр да в то врем , когда еще не окончена на входе суммирова-
+ b
и b,-+,b;
Дс CI
чт ис
Р;
и Фс
HI
подача разр да Ь; второго операн- 30 зом
элемент ИЛИ 42 первой группы подае с на единичный вход второго биста 25 бильного элемента 1 и устанавлива его в единичное состо ние В дальн шем установление в единичное состо ние бистабильных элементов 1а-1.,( ме t) происходит аналогичным обра
При этом происходит наложение гнала операнда переноса Р , о вызьшает потери последнегоо Чтобы ключить это, запоминаютс переносы на промежуточных элементах пам ти выдаютс на вход переноса (i+1)-ro рмировател разр дов после оконча-
Если предпоследний бистабильный элемент 1 находитс в единичном то нии (при этом седьмой элемент И заперт), то единичный сигнал с его 35 пр мого выхода через предпоследний элемент И 2 (который в это врем в открытом состо нии) первой группы
: сигнала Ь,, В казздом рассмотрен- и через последний элемент И 3 „. (на
нем случае за счет разброса времени CI абатьшани бистабильных элементов щ и больших входных величинах возни- Ксет погрешность при вычислении результата , которую необходимо устрани ть путем синхронизации входных опеНДОВо
Устройство работает следукшщм об другом входе которого присутствует
40 логическа 1) второй группы посту пает на вход элемента ИЛИ 4 первой
группы, на входы элементов ИЛИ 5, -5
второй группы (при этом дев тьш элемент И 16 закрыт)о
45
Единичный сигнал с выхода элемен та ИЛИ 4 поступает на единичный вх последнего бистабильного элемента I и устанавливает его в единичное сое
рг
зом с
Устройство оперирует как с анало- rcJBbnvm (заданных длительностью имЕдиничный сигнал с выхода элемента ИЛИ 4 поступает на единичный вход последнего бистабильного элемента Ijy, и устанавливает его в единичное сое-
.П1|льсов), так и с цифровыми (заданных 50 то ние Одновременно с этим единичный
сигнал через элементы ИЛИ 5,- 5 поскс|личеством импульсов) сигналами
Функционирование устройства с ана- лс1говь(ми сигналами До начала процессе суммировани высокий потенциал поД5
тупает на нулевые входы бистабильных элементов 1,-1 ,и устанавливает их в нулевое состо ние Таким образом,
етс на шину 26 обнулени и, пройд устано.вление последнего бистабильного
через элементы ИЛИ 5,- второй груп- пь и первый 18 и второй 19 элементы ИГ И, переводит в нулевое состо ние все стабильные элементы 1,- доэлемента 1 в ед ничное состо ние и остальных бистабильных элементов . 1/) нулевое состо ние осуществл етс одновременно;,
10
87026
полнительные бистабильные элементы 6 и 7 всех формирователей разр дов устройства
При поступлешш первого операнда А в виде длительностей единичного импульса на вход 27 сложени единичный сигнал с выхода третьего элемента ИЛИ 20 подаетс на первый вход седьмого элемента И 14 и открывает его (при этом на втором входе седьмого элемента И 14 присутствует логическа 1)о Единичнькй сигнал с выхода седьмого элемента И Т4 поступает через 15 первьй элемент ИЛИ 4 первой группы на единичный вход первого бистабильного элемента 1, устанавлива его в единичное состо ние Единичный сигнал с пр мого выхода первого бистабильного элемента 1 через первый элемент И 2, (который в это врем в открытом состо нии ) первой группы и через второй
20
30 зом
элемент ИЛИ 42 первой группы подаетс на единичный вход второго биста- 25 бильного элемента 1 и устанавливает его в единичное состо ние В дальнейшем установление в единичное состо ние бистабильных элементов 1а-1.,(кроме t) происходит аналогичным обраЕсли предпоследний бистабильный элемент 1 находитс в единичном состо нии (при этом седьмой элемент И 14 заперт), то единичный сигнал с его 35 пр мого выхода через предпоследний элемент И 2 (который в это врем в открытом состо нии) первой группы
и через последний элемент И 3 „. (на
и через последний элемент И 3 „. (на
другом входе которого присутствует
40 логическа 1) второй группы поступает на вход элемента ИЛИ 4 первой
группы, на входы элементов ИЛИ 5, -5 ,
ши
второй группы (при этом дев тьш элемент И 16 закрыт)о
45
Единичный сигнал с выхода элемента ИЛИ 4 поступает на единичный вход последнего бистабильного элемента Ijy, и устанавливает его в единичное сое-
50 то ние Одновременно с этим единичный
тупает на нулевые входы бистабильных элементов 1,-1 ,и устанавливает их в нулевое состо ние Таким образом,
устано.вление последнего бистабильного
элемента 1 в ед ничное состо ние и остальных бистабильных элементов . 1/) нулевое состо ние осуществл етс одновременно;,
В результате открьгоаетс седьмой элемент И 14 и единичный сигнал с era выхода через первый элемент ИЛИ 4 первой группы постутгает на единичный вход первого бистабильного элемента 1(, устанавлива его в единичное состо ние В дальнейшем установление в единичное состо ние бистабильных элеентов 1)-1 происходит аналогичным образом Переход в единичное состо ние бистабильных элементов 1,- 1 заканчиаетс после прекращени входного сигнала о Количество переключенных бистабильных элементов 1 в формирователе разр дов определ ет код числового значени , соответствующий длительности входного сигнала При поступлении первого операнда А количество переключенных бистабильных элементов всегда будет не больше (q - основа системы счислени )о
С подачей второго операнда В продолжаетс переключение бистабильных элементов 1 о Последний и предпоследний бистабильные элементы 1 у, и tm-i при установке в состо ние логической 1 дают разрешение на формирование импульса переноса., При по влении единиц на пр мом выходе предпоследнего 1 и последнего 1 бистабипьных элементов на выходе дев того элемента И 16 устанавливаетс высокий потенциал , который подаетс на вход каждого элемента ИЛИ 5 - 5 у, второй группы Единичный сигнал с выходов каждого элемента ИЛИ второй группы обнул ет соответствующие бистабильные элементы
В дальнейшем аналогичным образом осуществл етс переключение бистабильных элементов 1, единичное состо ние Единичный сигнал с выхода дев того элемента И 16 подаетс также на выход 31 переноса этого и на вход 29 формировател разр дов переноса следующего формировател разр дов При этом, если подача сигнала второго операнда на вход 27 суммировани следующего формировател разр дов окончена , единичный сигнал переноса через п тьп элемент И 12 и третий элемент ИЛИ 20 перебрасывает один из бистабильных элементов 1 следующего формировател разр дов в единичное сое- то ние, в противном случае через третий элемент И 10 перебрасывает первый дополнительньЕй бистабильный элемент
20
25
5
6 в единичное состо ние, где происходит его запоминание
После окончани сигнала второго операнда следующего формировател разр дов на выходе первого элемента И 8 снова формируетс этот единичньгй сигнал переноса, который переключает в единичное состо ние соответствующий |п бистабильный элемент 1 этого формиро-. вател разр дов Запоминание единичного сигнала в этом случае необходимо , поскольку в П1/ОТИВНОМ случае про-: изойдет наложение во времени единич- ного сигнала переноса с предьщущего формировател разр дов и сигнала второго операнда
Аналогично работает устройство на вычитание при поступлении информации на вход 28 вычитани При этом бистабильные элементы 1,,, кроме последнего 1 , последовательно устанавливаютс в нулевое состо ние, начина с последнего, наход щегос в единичном состо нии, Тое в обратном направлении Если последний бистабильный элемент 1 находитс в единичном состо нии и при этом обнул етс первый бистабильный элемент 1,, тогда единич- 30 ный сигнал через первьш элемент И 3 (которьй в это врем в открытом состо нии ) второй 5РУПпь и через последний элемент И 2 (на другом входе которого тфисутствует логическа 1) первой группы поступает на вход элемента ИЖ 5 и на входы элементов ИЛИ 4 ,-4 |Первой группы (при этом дес тый элемент И 17 закрыт) Единичньй сигнал с выхода элемента ИЛИ 3 посту- Q пает на нулевой вход последнего бистабильного элемента 1 и устанавливает его в нулевое состо ние
Одновременно с этим единичный сигнал через элементы ИЛИ ,, поступает на единичные входы бистабильных элементов 1;|-1п,,и устанавливает их в единичное состо ние Таким образом, высокий потенциал на инверсном-выходе последнего бистабильного элемента 1,
0
m
и на пр мых выходах бистабильных элементов 1 ,-1f, по вл етс одновременно При этом открьшаетс восьмой элемент И 15 и единичный сигнал с его выхода через элемент ШШ Зщ-, второй группы поступает на нулевой вход предпоследнего бистабильного элемента. 1.„, устанавлива его в нулевое состо ние./ В дальнейшем установление в нулевое . состо ние бистабильных элементов
С
зом,
2 происходит аналогичным обраПервый и последний бистаби льные : элементы 1 и 1 при установке в состо ние логического О дают разрешение на формирование импульса заема. При по влении высокого потенциала на инверсных выходах первого 1,. и по- cлe ;нeгo 1 бистабильных элементов на |Q и т-го элементов И первой группы.
ВЫХ(
ливг
де дес того элемента И 17 устанавteTCH высокий потенциал, который етс на вход каждого элемента 4;,-4 . первой группы Единичный
m :ал. с вьгходов каждого элемента
4,(-А первой группы устанавливает
объединен с вторыми входами остальных элементов И первой группы и соединен с первым входом первого элемента ИЛИ первой группы и с выходом седь- 15 Moi;o элемента И, инверсный выход i-ro бистабильного элемента подключен к первому входу i-ro элемента И второй группы, второй вход которого, кроме первого и последнего элементов И осуществл етс обнуление бистабильных 20 второй группы, объединен с вторыми элементов 1;, -1 Единичный сигнал с входами остальных элементов И второй выхс|)да дес того элемента И 1 7 подаетс ;. группы и подключен к выходу восьмого
под;
ИЛИ
сип
ИЛИ
в единичное состо ние соответствующие
таю се на выход 32 заема этого форми- ровстел разр дов и на вход 30 заема
мента ИЛИ, два элемента НЕ, два элемента НЕ с увеличенной задержкой, причем в каждом j-м (где ,2oo,,k) формирователе разр дов пр мой выход i-ro (где ,2,о о о,т) бистабильного элемента соединен с первым входом i-ro элемента И первой группы, второй вход которого, кроме (т-1)-го
т°
абильные элементы дальнейшем аналогичным образом
элемента И, выход i-ro элемента И первой группы, кроме (m-l)-ro и т-го
cлe,yющeгo формировател разр довоПри 25 элементов И первой группы, соединен
элемента И, выход i-ro элемента И первой группы, кроме (m-l)-ro и т-го
, если подача сигнала второго опе- paн,a на вход 30 вьгаитани следующего форьировател разр дов окончена, единичный сигнал заема через шестой И 13 и четвертый элемент ИЛИ ЗО 21 геребрасывает один из бистабильных элe eнтoв 1 следующего формировател разр дов в нулевое состо ние, в про- тивк ом случае через четвертый эле
с первым входом (i+1)-ro элемента ИЛИ первой группы, выходы i-ro элемента ИЛИ первой группы и i-ro элемента ИЛИ второй группы подключены соответственно к единичному и нулевому входам i-го бистабильного элемента, выход i-го элемента И второй группы, кроме первого элемента И второй группы.
соединен с первым входом (i-О-го
И 11 перебрасьшает второй допол- 5 элемента ИЛИ второй группы, первые „..... входы первого и второго элементов ИЛИ
объединены с первым входом т-го элемент
нительный бистабильный элемент 7 в
единичное состо ние, где происходит
его
налг
запоминахшео После окончани сиг- второго операнда следующего формента ИЛИ второй группы, а также с вторыми входами остальных элементов
мирсвател разр дов на выходе второго дд ИЛИ второй группы и подключены к шине
элемента И 9 снова формируетс этот еди11ичный сигнал заема, который переключает в нулевое состо ние соответствующий бистабильньш элемент 1 этк1го формировател разр дов о
установки в О устройства, выходы первого и второго элементов ИЛИ соединены с нулевыми входами соответственно первого и второго дополнитель45 ньк бистабильных элементов, инверсные выходы которых подключены к входам соответственно первого и второго элементов НЕ с увеличенной задержкой, выходы которых соединены с первыми
Ф о
рмула изобр.е тени
(где
Устройство дл сложени длительностей импульсов, содержащее k (где k 1,2ооо) формирователей разр дов, каждый из которых содержит
q - основание системы счислени .
причем - четное) бистабильных элеи т-го элементов И первой группы.
мента ИЛИ, два элемента НЕ, два элемента НЕ с увеличенной задержкой, причем в каждом j-м (где ,2oo,,k) формирователе разр дов пр мой выход i-ro (где ,2,о о о,т) бистабильного элемента соединен с первым входом i-ro элемента И первой группы, второй вход которого, кроме (т-1)-го
элементов И первой группы, соединен
элемента И, выход i-ro элемента И первой группы, кроме (m-l)-ro и т-го
с первым входом (i+1)-ro элемента ИЛИ первой группы, выходы i-ro элемента ИЛИ первой группы и i-ro элемента ИЛИ второй группы подключены соответственно к единичному и нулевому входам i-го бистабильного элемента, выход i-го элемента И второй группы, кроме первого элемента И второй группы.
мента ИЛИ второй группы, а также с вторыми входами остальных элементов
ИЛИ второй группы и подключены к шине
установки в О устройства, выходы первого и второго элементов ИЛИ соединены с нулевыми входами соответственно первого и второго дополнительньк бистабильных элементов, инверсные выходы которых подключены к входам соответственно первого и второго элементов НЕ с увеличенной задержкой, выходы которых соединены с первыми
входами соответственно первого и второго элементов И, вторые входы которых подключены к инверсным выходам соответственно первого и второго дополнительных бистабипьпых элементов, еди
ментов, первую и вторую группы из mНичные входы которых соединены с выхоэлекентов И, первую и вторую группыдами соответственно третьего и четвериз п элементов ИЛИ, первый и второйтого элементов И, первый вход третьедопопнительные бистабильные элемен-го элемента И подключен к входу опеты , цес ть элементов И, четыре эле-рандов при выполнении сложерш соот
1 116
ветствзлощего формировател разр дов и через первьй элемент НЕ к первому входу п того элемента И и к второму входу первого элемента ИЛИ, первьй вход четвертого элемента И подключен к входу операндов при вьшолнении вычитани соотватствукщего формировател разр дов и через второй элемент НЕ к первому входу шестого элемента Инк второму входу второго элемента ИЛИ, вторые входы третьего и п того элементов И и вторые входы четвертого и шестого элементов.и j-ro формировател разр дов соединены соответственно с входом переноса и входом заема из (j-l)-ro формировател разр дов, выходы первого и второго элементов И подключены к первым входам соответственно третьего и четвертого элементов ШЖ, вторые входы которых соединены с выходом соответственно п тогчэ и шестого элементов И, третий вход i-ro элемента ИЛИ второй грзшпы, кроме первого и последнего элементов ИЛИ второй группы, объединен с третьими входами остальных элементов ИЛИ второй группы, соединен с вторым входом га-го элемента ИЛИ второй группы и подключен к выходу переноса в (л+1)-й формирователе разр дов, второй вход i-ro элемента ИЛИ первой группы объединен с вторыми входами остальных элементов ИЛИ первой группы, кроме го-го элемента ИЛИ первой группы и подключен к выходу заема в (л+1)-й формирователь разр дов, отличающее- с тем, что, с целью повышени надежности устройства за счет уменьшени аппаратурных затратi третьи входы третьего и четвертого элементов ИЛИ в каждом формирователе разр дов соединены соответственно с входом операндов при выполнении сложени и с входом операндов при вьшолнении вычитани соответствующего формировател разр дов, выход третьего элемента ИЛИ подключен к второму входу (m-l)-ro
10
15
8702
OQ
20
25
35
0
5
12
элемента И первой группы и к первому входу седьмого элемента И, выход четвертого элемента ИЛИ соединен с первым входом восьмого элемента И и с вторым входом первого элемента И второй группы, вторые входы седьмого и вЬсьмого элементов И подключены соответственно к инверсному выходу (m-l)-ro и к пр мому выходу первого Й1стабильйых элементов, вых,од восьмого элемента И подключен к четвертому входу (m-l)-ro элемента ИЛИ второй группы, третий вход второго элемента ИЛИ второй группы соединен с третьим входом первого элемента ИЛИ второй группы и с выходом дев того элемента И, третий вход i-ro. элемента ИЛИ первой группы соединен с третьими входами остальньк элементов ИЛИ первой группы, кроме последнего элемента ИЛИ первой группы, с третьим входом т-го элемента ИЛИ второй группы и с выходом т-го элемента И первой группы, четвертый вход i-го элемента ИЛИ второй группы соединен с четвертыми входами остальных элементов ИЛИ второй грушшр кроме т-1-го и т-го элемента ШШ второй группы, с первым входом т-го элемента ИЛИ первой группы и с выходом ш-го элемента И второй группы, выход первого элемента И втот рой группы подключен к первому входу дес того элемента И и к второму входу т-го элемента И первой группы, выход (m-l)-ro элемента И первой группы соединен с первым входом дев того элемента И и с вторым входом т-го элемента И второй группы, вторые входы дев того и дес того элементов.И подключены соответственно к пр мому и инверсному выходам т-го бистабильного элемента, выход дес того элемента И соединен с выходом заема в (з+1)-й формирователь разр дов и с вторым входом т-го элемента ШШ первой группы ,.
Claims (1)
- мула изобретенияУ<. HOCTI к =.каждый из которых содержит m=q/2 (гдеПрИЧ!мент!элементов И из ш элементов ИЛИ дополнительные бистабильные элементы, строиство для сложения длительей импульсов, содержащее к (где 1,2»»») формирователей разрядов, q - основание системы счисления, ем q - четное) бистабильных элеов, первую и вторую группы из ш , первую и вторую группы , первый и второй десять элементов И, четыре элемента ИЛИ, два элемента ПЕ, два элемента НЕ с увеличенной задержкой, причем в каждом j-м (где j=1,2»».,k) формирователе разрядов прямой выход i-ro (где i=1,2,»»»,m) бистабильного элемента соединен с первым входом i—го элемента И первой группы, второй вход которого, кроме (ш-1)-го и m-го элементов И первой группы, объединен с вторыми входами остальных элементов И первой группы и соединен с первым входом первого элемента ИЛИ первой группы и с выходом седьмого элемента И, инверсный выход i-ro бистабильного элемента подключен к первому входу i-ro элемента И второй группы, второй вход которого, кроме первого и последнего элементов И второй группы, объединен с вторыми входами остальных элементов И второй группы и подключен к выходу восьмого элемента И, выход i-ro элемента И первой группы, кроме (ш-1)-го и т-го элементов И первой группы, соединен с первым входом (i+1)-ro элемента ИЛИ первой группы, выходы i-ro элемента ИЛИ первой группы и i-ro элемента ИЛИ второй группы подключены соответственно к единичному и нулевому входам i—го бистабильного элемента, выход i-ro элемента И второй группы, кроме первого элемента И второй группы, соединен с первым входом1 (i~1) то элемента ИЛИ второй группы, первые входы первого и второго элементов ИЛИ объединены с первым входом m-го элемента ИЛИ второй группы, а также с вторыми входами остальных элементов ИЛИ второй группы и подключены к шине установки в 0 устройства, выходы первого и второго элементов ИЛИ соединены с нулевыми входами соответственно первого и второго дополнительных бистабильных элементов, инверсные выходы которых подключены к входам соответственно первого и второго элементов НЕ с увеличенной задержкой, выходы которых соединены с первыми входами соответственно первого и второго элементов И, вторые входы которых подключены к инверсным выходам соответственно первого и второго дополнительных бистабильных элементов, единичные входы которых соединены с выходами соответственно третьего и четвертого элементов И, первый вход третьего элемента И подключен к входу операндов при выполнении сложения соот1 1 ветствуклцего формирователя разрядов и через первый элемент НЕ к первому входу пятого элемента Инк второму входу первого элемента ИЛИ, первый вход четвертого элемента И подключен к входу операндов при выполнении вычитания соответствующего формирователя разрядов и через второй элемент НЕ к первому входу шестого элемента И и к второму входу второго элемента ИЛИ, вторые входы третьего и пятого элементов И и вторые входы четвертого и шестого элементов.и j-ro формирователя разрядов соединены соответственно с входом переноса и входом заема из (j-1)-ro формирователя разрядов, выходы первого и второго элементов И подключены к первым входам соответственно третьего и четвертого элемен- 20 тов ИЛИ, вторые входы которых соединены с выходом соответственно пятог-о и шестого элементов И, третий вход i-ro элемента ИЛИ второй группы, кроме первого и последнего элементов ИЛИ 25 второй группы, объединен с третьими входами остальных элементов ИЛИ второй группы, соединен с вторым входом m-го элемента ИЛИ второй группы и подключен к выходу переноса в (j+1)-ii формирователе разрядов, второй вход i-ro элемента ИЛИ первой группы объединен с вторыми входами остальных элементов ИЛИ первой группы, кроме т-го элемента ИЛИ первой группы и подключен к выходу заема в (j+1)-ft формиро- $$ ватель разрядов, отличающееся тем, что, с целью повышения надежности устройства за счет уменьшения аппаратурных затраттретьи входы третьего и четвертого элементов ИЛИ , в каждом формирователе разрядов соединены соответственно с входом операндов при выполнении сложения и с входом операндов при выполнении вычитания соответствующего формирователя разрядов, выход третьего элемента ИЛИ подключен к второму входу (п»-1)-го элемента И первой группы и к первому входу седьмого элемента И, выход четвертого элемента ИЛИ соединен с первым входом восьмого элемента И и с » вторым входом первого элемента И второй группы, вторые входы седьмого и вЬсьмого элементов И подключены соответственно к инверсному выходу (ш-1)-го и к прямому выходу первого бистабильных элементов, выход восьмого элемента И подключен к четвертому входу (ш-1)-го элемента ИЛИ второй группы, третий вход второго элемента ИЛИ второй группы соединен с третьим входом первого элемента ИЛИ второй группы и с выходом девятого элемента И, третий вход i-ro. элемента ИЛИ первой группы соединен с третьими входами остальных элементов ИЛИ первой группы, кроме последнего элемента ИЛИ первой группы, с третьим входом m-го элемента ИЛИ второй группы и с выходом m-го элемента И первой группы, четвертый вход i-ro элемента ИЛИ второй группы соединен с четвертыми входами остальных элементов ИЛИ второй группы^ кроме m-1-го и т-го элемента ИЛИ второй группы, с первым входом m-го элемента ИЛИ первой группы и с выходом m-го элемента И второй группы, выход первого элемента И вто^ рой группы подключен к первому входу десятого элемента И и к второму входу m-го элемента И первой группы, выход (m-l)-ro элемента И первой группы соединен с первым входом девятого элемента И и с вторым входом m-го элемента И второй группы, вторые входы девятого и десятого элементов.И подключены соответственно к прямому и инверсному выходам m-го бистабильного элемента, выход десятого элемента И соединен с выходом заема в (j+1)-ft формирователь разрядов и с вторым входом m-го элемента ИЛИ первой группы»
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU884465604A SU1608702A1 (ru) | 1988-07-26 | 1988-07-26 | Устройство дл сложени длительностей импульсов |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU884465604A SU1608702A1 (ru) | 1988-07-26 | 1988-07-26 | Устройство дл сложени длительностей импульсов |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1608702A1 true SU1608702A1 (ru) | 1990-11-23 |
Family
ID=21391952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU884465604A SU1608702A1 (ru) | 1988-07-26 | 1988-07-26 | Устройство дл сложени длительностей импульсов |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1608702A1 (ru) |
-
1988
- 1988-07-26 SU SU884465604A patent/SU1608702A1/ru active
Non-Patent Citations (1)
| Title |
|---|
| JC 95 1 4465604/24-24 26.07о88 23.11.90o Бюло № 43 Грузинский политехнический инстиОоГо Натрошвшш, Л„Шо Имнаишвшш, Кобесашвили и Т.Н. Гиоргобиани 681.3(088о8) Авторское свидетельство СССР 1330, кл„ G 06 G 7/14, 1980 Авторское свидетельство СССР 1332337, кло G 06 G 7/14, 1986, * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US2800278A (en) | Number signal analysing means for electronic digital computing machines | |
| US3665422A (en) | Integrated circuit,random access memory | |
| US4152775A (en) | Single line propagation adder and method for binary addition | |
| KR840001731A (ko) | 순차적인 워어드가 정열된 어드레스 지정장치 | |
| EP0082980B1 (en) | Signal transfer arrangement using a bus as a storage device | |
| SU1608702A1 (ru) | Устройство дл сложени длительностей импульсов | |
| SU877618A1 (ru) | Регистр сдвига | |
| US3105897A (en) | Binary parallel adder utilizing sequential and simultaneous carry generation | |
| SU1185325A1 (ru) | Устройство для поиска заданного числа | |
| Yang et al. | A cutpoint cellular associative memory | |
| SU1764053A1 (ru) | Многоканальное устройство дл управлени обслуживанием за вок в пор дке поступлени | |
| SU1092494A2 (ru) | Устройство дл сортировки чисел | |
| SU922744A1 (ru) | Устройство дл обслуживани запросов в пор дке поступлени | |
| SU1378038A1 (ru) | Пространственно-временна цифрова коммутационна система | |
| SU1310820A1 (ru) | Устройство диспетчеризации центрального узла вычислительной сети | |
| SU652561A1 (ru) | Накапливающий сумматор с запоминанием переноса | |
| SU1100623A1 (ru) | Устройство дл распределени заданий вычислительной системе | |
| SU771726A1 (ru) | Запоминающее устройство | |
| SU1056182A1 (ru) | Суммирующее устройство с плавающей зап той | |
| SU1076909A1 (ru) | Устройство дл исследовани путей в графе | |
| SU1453400A1 (ru) | Накапливающий сумматор | |
| SU525093A1 (ru) | Устройство микропрограммного управлени | |
| SU1451773A1 (ru) | Ассоциативно-адресное оперативное запоминающее устройство | |
| SU551702A1 (ru) | Буферное запоминающее устройство | |
| SU849299A1 (ru) | Запоминающее устройство |