SU1056182A1 - Суммирующее устройство с плавающей зап той - Google Patents

Abstract

1. СУМИРУЮИЕЕ УСТРОЙСТВО С ПЛАВАЮЩЕЙ ЗАПЯТОЙ, содержащее сумматор, элемент И, элементы ИЛИ, отличающеес  тем, что, с целью увеличени  диапазона представлени  чисел, устройство содер-, жит блок задержки, коммутатор пор дков , преобразователь позиционного кода в знакоразр дный, регистр пор дка, регистр мантиссы, дешифратор , блок анализа мантиссы, блок элементов И-ИЛИ, счетчик/ регистр промежуточной суммы, четыре элемента задержки, два элемента 4И-ИЛИ, блок приема мантиссы и два триггера , причем первый и второй информационные входы блока задержки подключены соответственно к положительному и отрицательному входам первого опера,нда устройства, а его управл ющий вход  вл етс  первым управл ющим входом устройства, первый и второй выходы блока задержки подключены соответственно к и второму управл ющим входам сумматора, первому и второму входам коммутатора пор дков и к первому и второму входам первого элемента ИЛИ, выход которого подключен к первому входу элемента и, выход которого подключен к третьему управл ющему входу сумматора, вход регистра пор дка  вл етс  входом записи пор дка второго операнда устройства, а выходы регистра пор дка подключены к соответствующим входам первой группы блока элементов И-ИЛИ, выходы которого подключены к соответствующим входам регистра промежуточной суммы, выходы последнего подключены к соответствующим информационным входам счетчика и к первой группе инфррмационных входов сумматора со смещением на один разр д в сторону старших разр дов, выходы сумматора подключены к соответствукедим (О входам второй группы блока элементов И-ИЛИ, причем выходы четырех старших разр дов сумматора подключены соответственно к первому, второму, третьему и четвертому входам преобразовател  позиционного кода в знакоразр дный, второй, третий и четвертый входы которого сое- ; э :л динены соответственно с первым, ; вторым и третьим входами блока ана- лиза мантиссы, первый и второй выхоз: ды которого подключены к единичным входам соответственно первого и , второго триггеров, нулевые входы ; 30 которых подключены к входу сброса устройства, первый и второй выхоtsD ды преобразовател  позиционного кода в знакоразр дный соединены соответственно с третьим и четвертым входами коммутатора пор дкови с входами соответственно первого и второго элементов задержки, выходы которых соединены с входами третьего и четвертого элементов задержки соответственно, третий выход преобразовател  позиционного кода в знакоразр дный подключен к первому управл к ему входу блока элементов И-ИЛИ, входы регистра

Description

мактиссы подключены к шине записи. мантиссы второго операнда устройства , а его выходы соединены с соответствующими входами второй группы блока элементов И-ИЛИ, инверсный выход знака счетчика подключен к первому управл ющему входу дешифратора и к первому входу блока приема мантиссы, выход которого подключен к второму управл ющему входу блока элементов И-ИЛИ, управл ющий вход блока анализа мантиссы, третий, четвертый и п тый управл ющие входы блока элементов И-ИЛИ, первый управл ющий вход счетчика и второй вход блока приема мантиссы  вл ютс  управл ющими входами с второго по седьмой устройства соответственно, пр мой выход зыак.а счетчика подключен к второму управл ющему входу счетчика и к первому входу второго элемента ИЛИ, второй вход которого подключен к выходу старшего разр да дешифратора , входы которого подключены к соответствукщим информационным выходам счетчика, а остальные выходы дешифратора подключены к соответствующим входам второй группы информацион ных входов сумматора, первый вход которого соединен с выходом второго элемента ИЛИ, второй вход элемента И подключен к второму управл ющему входу дешифратора, четвертому управл ющему входу сумматора, первым управл ющим входам элементов 4И-ИЛИ и к первому управл ющему входу устройства , вход стробировани  счетчика  вл етс  входом стробировани  устройства , входы сброса счетчика, регистра промежуточной суммы и коммутатора пор дков подключены к входу сброса устройства, пр мые выходы первого и второго триггеров подключены соответственно к первым и вторым группам входов элементов 4И-ИЛИ, входы третьей; группы первого элемента 4И-.ИЛИ под-. ключены соответственно к выходам .первого и третьего элементов задержки и первому выходу преобразовател  позиционного кода в знакоразр дный , входы третьей группы второго

элемента 4И-ИЛИ подключены соо ветственно к выходам второго и четвертого элементов задержки и второму выходу преобразовател  позиционного кода в . знакоразр дный., вторые управл ющие входы первого и второго . элементов 4И-ИЛИ подключены соответственно к первому и второму выходам коммутатора пор дков, а ВЕЛХОДЫ элементов 4И-ИЛИ  вл ютс  выходами результата устройства.

2. Устройство по п. 1, о т л ич . ающёес  тем, что коммутатор пор дков содержит два триггера, сумматор по модулю два, четырехраз- р дный сумматор, четыре элемента задержки , три элемента ИЛИ, элемент

И-НЕ, три элемента 2И-ИЛИ, два элемента 2И, причем нулевые входы триггеров подключены к входу сброса коммутатора пор дков, инверсный выход первого триггера подключен к входу первого элемента задержки, выход которого соединен с первыми и вторыми входами первого и второго элементов 2И-ИЛИ, третьи и четвертые входы которых подключены к старшему знаковому выходу четырехразр дного сум1иатора, п тые входы подключены к старшему значащему выходу четырехразр дного сумматора, входу второго элемента задержки и к первому входу элемента И-НЕ, второй и третий входы которого соединены соответственно с младшим и средним знаковыми выходами четырехразр дного сумматора, подключенными к входам соответствейно третьего и четвертого элементов задержки и соответственно к первому и второму входс1М третьего элемента 2И-ИЛИ, третий и четвертый входы которого подключены к выходу элемента И-НЕ, а выход третьего элемента 2И-ИЛИ соединен с единичным входом первого триггера и с шестыми входами первого и второго элементов 2И-ИЛИ, выходы которых подключены соответственно к нулевому и единичному входам второго, триггера, пр мой выход которого подключен к первому и второму входам первого элемента 2И, а инверсный к первому и второму входам второго элемента 2И, третий и четвертый входы первого элемента 2И подключены соответственно к первому и второму входам коммутатора пор дков, третий и четвертый входы которого подключены соответственно к третьему и четвертому входам второго элемента 2И, первый и второй выходы первого элемента 2И подключены к первым входам соответственно первого и второго элементов ИЛИ, вторые входы которых подключены соответственно к первому и второму выходам второго элемента 2И, выходы первого и второго элементов ИЛИ  вл ютс  соответственно перBtoM и вторым выходами коммутатора пор дков, первый вход которого подключен к первому входу нулевого р зр да четырехразр дного сумматора, второй вход нулевого разр да которого подключен к третьему входу коммутатора пор дков, второй вход которого подключен к первым входам сумматора по модулю два и третьего элемента ИЛИ, вторые входы которых подключены к четвертому входу коммутатора пор дков, а выходы подключены соответственно к третьему входу нулевогоразр да и к первым входам первого, второго и третьего разр дов четырехразр дного сумматора, вторые , входы которых подключены соответственно к выходам второго, третьего и четвертого элементов задержки.

3. Устройство по пп. 1 и 2, отличающеес  тем, что блок анализа мантиссы содержит два элемента 2И-ИЛИ, первые и вторые входы которых подключены к первому.входу блока, второй вход которого подключен к третьим и четвертым входам элементов 2И-ИЛИ, п тые и шестые входы которых подключены к управл ющему входу блока, третий вход которого подключен к седьмому и восьмому входам первого элемента yi-ИЛИ, выходы первого и второго элементов 2И-ИЛИ  вл ютс  соответственно первым и вторым выходами блока.

Изобретение относитс  к вычислительной технике и может быть использовано в вычислительных машинах и устройствах, работающих в позиционной и избыточной системах счислени .

Известно устройство дл  сложени  и вычитани  чисел в избыточной двоичной системе счислени , содержащее в каждом разр де блок формировани  отрицательной суммы, блок формировани  положительного переноса , триггер хранени  результата, блок формировани  положительной суммы и блок формировани  отрицательного переноса. Операнды представлены в избыточной двоичной системе счислени  i .

Недостатком этого устройства  вл етс  малый диапазон представлени  чисел и предварительное сложенное масштабирование при подготовке задачи .

Известно также устройство дл  сложени  и вычитани  чисел, содержащее п тиразр дный сумматор, три триггера хранени  информации, две . группы схем И, три элемента И, три элемента НЕ, триггер настойки, при этом выходы трех старших разр дов сумматора соединены с информационными выходами трех триггеров, выходы которых соединены с выходами устройства 2j .

Это устройство позвол ет сократит врем  выполнени  представлени  чисел

Наиболее близким к предлагаемому  вл етс  устройство сложени  - вычитани  неизбыточного и избыточного аргументов в двоичной системе счислени , содержащее блоки формироваНИН суммы и переноса, схему формировани  логического дополнени , схему формировани  действительного значени  суммы и переноса и логические элементы И, ИЛИ. Один аргумент представлен в обычной двоичной системе счислени , а другой в избыточной дJвoичнoй системе с цифрами 1,. О, . 1 З .

Недостатком этого устройства 1вл етс  малый диапазон представлени  чисел, что приводит к предварительному сложному масштабированию переменных при подготовке задачи.

Цель изобретени  - увеличение диапазона представлени  чисел.

Дл  достижени  поставленной цели суммирующее устройство с плавающей зап той, содержащее сумматор, элемент И, элементы ИЛИ, содержит блок задержки, коммутатор пор дков, преобразователь позиционного кода в знакоразр дный, регистр пор дка, регистр мантиссы, дешифратор, блок анализа мантиссы, блок элементов И-ИЛИ, счетчик, регистр промежуточной суммы, четыре элемента задержки , два элемента 4И-ИЛИ, блок приема мантиссы и два триггера, причем первый и второй информационные входы блока задержки подключены соответственно к положительному и отрицательному входам первого операнда устройства, а его управл ющий вход  вл етс  первым управл ющим входом устройства, первый и второй выходы блока задержки подключены соответственно к первому и второму управл ющим входам сумматора, первому и второму входам коммутатора . пор дков и к первому и второму входам первого элемента ИЛИ, выход которого подключен к первому входу элемента И, выход которого подключен к третьему управл ющему входу сумматора , вход регистра пор дка  вл етс  входом записи пор дка второго операнда устройства, а выходы регистра пор дка подключены к соответствующим входам -первой группы блока элементов И-ИЛИ, выходы которого подключены к соответствующим входам регистра промежуточной суммы, выходы посленего подключены к соответствующим информационным входам счетчика и к пер вой группе информационных входов сумматора со смещением на один разр д в сторону старших разр дов, выходы сумматора подключены к соответствуюи:им входам второй группы блока элементов И-ИЛИ, причем выходы четырех старших разр дов сумматора подключеиь Счюхветственно к первому, втор му , третьему и четвертому входам преобразовател  позиционного кода в энакоразр дный, второй, третий и четвертый входы которого соединены соответственно с первым, вторым и третьим входами блока анализа мантиссы , первый и второй выходы которого подключены к единичным входам соответственно- первого и второго триггеров, нулевые входы которых подключены к входу сброса устройств первый и второй выходы преобразовател  позиционного кода в знакоразр  ный соединены соответственно с третьим и четвертым входами коммутатора пор дков и с входами соответст|венно первого и второго элементов задержки, .выходы которых соединены с входами третьего и. четвертого элементов задержки соответственно, третий выход преобразовател  позиционного кода в знакоразр дный под ключен к первому управл ющему входу блока элементов И-ИЛИ, входы регист ра мантиссы подключены к шине записи мантиссы второго операнда устройства , а его выходы соединены с соответствующими входами второй группы блока элементов И-ИЛИ, инверсный выход знака счетчика подключен к первому управл ющему входу дешифратора и к первому входу блока приема мантиссы, выход которого подключен к второму управл ющему входу блока элементов И-ИЛИ, управл ющий вход блока анализа мантиссы третий., четвертый и п тый управл ющие входы блока элементов И-ИЛИ, первый управл ющий вход счетчика и второй вход блока приема мантиссы  вл ютс  управл ющими входами со второго по седьмой устройства соответственно , пр мой выход знака , счетчика подключен к второму управл ющему входу счетчика и к первому входу второго элемента ИЛИ, второй вход которого подключен к выходу старшего разр да дешифратора, входы которого подключены к соответствующим информационным выходам счетчика , а остальные выходы дешифратора подключены к соответствующим входам второй группы информационных входов сумматора,Первый вход которо го соединен с выходом второго элемента ИЛИ, второй вход элемента И подключен к второму управл ющему входу дешифратора, четвертому управ л ющему входу сумматора, первым управл ющим входам элементов 4И-ИЛИ и к первому управл ющему входу устройства, вход стробировани  счет чика  вл етс  входом стробировани  устройства, входы сброса счетчика, регистра промежуточной суммы и комм татора пор дков подключены к входу сброса устройства, пр .мые выходы . первого и второго триггеров подключены соответственно к первым и вторым группам входов элементов 4И-ИЛИ, входы третьей группы первого элемента 4И-ИЛИ подключены соответственно к выходам первого и третьего элементов задержки и первому выходу преобразовател  позиционного кода в знакоразр дный, входы третьей группы второго элемента 4И-ИЛИ подключены соответственно к выходам второго и четвертого элементов задержки и второму выходу преобразовател  позиционного кода в знакоразр дный, вторые управл ющие входы первого и второго элементов 4И-ИЛИ подключены соответственно.к первому и второму выходам коммутатора пор дков, а выходы элементов 4И-ИЛИ  вл ютс  выходами результата устройства. Коммутатор пор дков содержит два триггера, сумматор по модулю два, четырехразр дный сумматор, четыре элемента задержки, три элемента ИЛИ, элемент И-НЕ, три элемента 2И-ИЛИ, два элемента 2И, причем нулевые входы триггеров подключены к входу сброса коммутатора пор дков, инверсдый выход первого триггера подклю чен к входу первого элемента задержки , выход которого соединен с первыми и вторыми входами.первого и второго элементов 2И-ИЛИ,третьи и четвертые входы которых подключены к старшему знаковому выходу четырехразр дного сумматора, п тые входы подключены к старшему значащему выходу четырехразр дного сумматора, входу второго элемента задержки и к первому входу элемента И-НЕ, второй и третий входы которого соединены соответственно с младшим и средним знаковыми выходами четырехразр дного сумматора , подключенными к входам, соответственно третьего и четверг того элементов задержки и соответственно к первому и второму входам третьего элемента 2И-ИЛИ, третий и четвертый входы которого подключены к выходу элемента И-НЕ, а выход третьего элемента 2И-ИЛИ соединен с единичным входом первого триггера и. с шестыми входами первого и второго элементов 2И-ИЛИ, выходы которых подключены соответственно к нулевому и единичному входам второго триггера, пр мой выход которого подключен к первому и второму входам первого элемента 2И, а инверсный - к первому и второму вхо Дам второго элемента 2И, третий и четвертый входы первого элемента 2И подключены соответственно к первому и второму входам коммутатора пор дков, т-ретий и четвертый входы которого подключены соответственно к третьему и четвертому входам второго элемента 2И, первый и второй выходы первого элемента 2И подключены к первым входам соответственно первого и второго элемен тов ИЛИ, вторые входы которых подключены соответственно к первому и второму выходам второго элемента 2И, выходы первого и второго элементов ИЛИ  вл ютс  соответственно первым и вторым выходами коммутатора пор дков, первый вход . которого подключен к первому входу нулевого разр да четырехразр дного сумматора, второй вход нулевого раз р да которого подключен к третьему входу коммутатора пор дков, второй вход которого подключен к первым входам сумматора по модулю два и третьего элемента ИЛИ, вторые входы которых подключены к четвертому входу коммутатора пор дков, а выходы подключены соответственно к третьему входу нулевого разр да и к первым входам первого, второго и третьего разр дов четырехразр дно сумматора, вторые входы которых подключены соответственно к выходам второго, третьего и четвертого элементов задержки.. Блок анализа мантиссы содержит два элемента 2И-ИЛИ, первые и вторые входы которых подключены к первому входу блока, второй вход которого подключен к третьим и четвертым входам элементов 2И-ИЛИ, п тые и шестые входы которых подключены к управл ющему входу блока, третий )вход которого подключен к седьмому и восьмому входам первого элемента 2И-ИЛИ, выходы первого и второго элементов 2И-ИЛИ  вл ютс  соот ветственно первым и вторым выходами блока. . На фиг. 1 представлена блок-схема суммирующего устройства с плавающей зап той; на фиг. 2 - схема блока задержки; на фиг. 3 - схема коммутатора пор дков, на фиг. 4 схема преобразовател  позиционного кода в знакоразр дный; на фиг. 5 блок анализа мантиссы; на фиг. 6 блок элементов И-ИЛИ и блок приема мантиссы. Устройство с плавающей зап той содержит входы i поступлени  знакоразр дных кодов операнда а , блок 2 задержки, коммутатор 3 пор дков, преобразователь 4 позиционного кода в знакоразр дный, блок 5 анализа мантиссы, сумматор 6, имеющий допол . нительные селективные входы выбора операции суммировани  - вычитани  например, микросхема КМ 155 ИПЗ), элементы ИЛИ 7 и 8, элемент И 9, первый управл ющий вход 10 устройства - вход поступлени  сигнала, выдел ющего пор док операндов а и b дешифратор 11, регистр 12 мантиссы блок 13 приема мантиссы, второй управл ющий вход 14 устройства вход поступлени  управл ющего сигнала нормализации мантиссы результата , управл ющие входы 15 с третьего по седьмой устройства, элементы 16 задержки, вход 17 сброса устройства, элементы 4И-ИЛИ.18, регистр 19 пор дка, блок 20 элементов И-ИЛИ, регистр 21 промежуточной суммы, счетчик 22, выходы 23результата устройства, вход 24стробировани  устройства, вход 25записи пор дка, вход 26 записи мантиссы, триггеры 27 управлени . Блок задержки (фиг. 2) содержит элементы 28 задержки, элементы И-ИЛИ 29 и 30. Коммутатор 3 пор дков фиг. 3) содержит элемент И-НЕ 31, элемент 2И-ИЛИ 32, триггеры 33, элемент 34 задержки, элементы 2И-ИЛИ 35 и.36, элементы 2И 37 и 38, элементы ИЛИ 39 и 40, сумматор 41 по модулю два, элемент ИЛИ 42, четырехразр дный сумматор 43, элементы 44 задержки. В состав преобразовател  4 позиционного кода в знакоразр дный (фиг. 4) вход т элементы 2И-ИЛИ 45 и 46, элемент ИЛИ 47, сумматор 48 по модулю два. Блок 5 анализа мантиссы (фиг. 5) состоит из элементов 2И-ИЛИ 49 и 50. Блок приема мантиссы 13 включает в себ  элементы ЗИ-ИЛИ 51, элемент И 52, элемент 53 задержки и элемент И 54. Входы 1 поступлени  знакоразр дных кодов операнда (а) подключены к одноименным входам блока 2 з адержки. Выходы блока 2 соединены с первыми и вторыми входами коммутатора 3, сумматора 6 и через элемент ИЛИ 8 с входом элемента И 9. Выходы регистра 19 пор дка соединены через блок 20 элементов И-ИЛИ с входами К-старших и К-младц1их разр дов регистра 21. Выходы регистра 21 подключены со смещением на один разр д в сторону старших разр дов к входам сумматора . 6 и к входам счетчика 22. Выходы стар ших разр дов сумматора 6 соединены с входами преобразовател  4 и с вхрдами блока 5 анализа. Выходам преобразовател  4 соединены с третьим и четвертым входами коммутатора 3 и с входами элементов 16 задержки. Выходы первого и второго элементов 16 задержки соединены с входами третьего и четвертого элементов 16 задержки соответственно. Входы элементов 4И-ИЛИ 18 соединены с выходами коммутатора 3, преобразовател  4, с единичными выходами триггеров 27, с выходами элементов 16 задержки и с входом 10 поступлени  сигнала, выдел ющего пор док операндов () . Единичные входы триггеров 27 соединены с первым и вторым выходами блока 5 анализа соответственно. Первый выход счетчика соединен с управл ющим входом дешифратора 11 и входом блока 20 элементов И-ИЛИ через блок 13 приема мантиссы, в рой соединен- с управл ющим входо счетчика 22 и входом сумматора б через элемент ИЛИ 7. В предложенном устройстве пр водитс  суммирование, вычитание чисел с плавающей зап той (представленных в знакоразр дной и позиционной системах счислени ) следующей последовательности. Вначале выполн ютс  действи  пор дками по алгоритму: 5пв Пв 51,0 2(5;-,; - 4пД,-2)) 1, если Snel 1, если spft 6--3 О, в остальных случа х а Пс,;1гДПс, Пц , если sign Sn. о Пп,- , если б1(Гп(УП -1 1fc fl, если . Ov8n 0 , 6ignSn | о, если6Г8П - ОУВП 0 ,если6 БП -1 1 Г О, если бП-Ч| 2 L-1, если 2 . БП - 1 -а  разность пор дков Лц - пор док операнд5 (t) в зиционном коде П - (-ЫЙ разр д пор дка опе да (с ) в избыточном код 5 - преобразованное значени пор дка операнда (Ь) в п ционном коде; Sjig - выделенные четыре старш ( три знаковых и старший значащий) разр ды пор д операнда (ь) i-ый разр д пор дка ре тата вычислений в избыт . ном коде; SigriBtl/ - знак f -ой разности по . ков, выделенные три старших знаковых и один старший значащий) разр ды (1-1 разности пор дков; единична  функци  выдел ной (-1)-ой разности р дков. Предложенный алгоритм техничес реализуетс  следующим образом. Предварительно сбрасываютс  в нуль (по входу 17) регистр 21, счетчик 22 и триггеры 27. Записы с  (по входу 25) в регистр 19 пор док (70 . Блок 2 задержки включаетс  сигналом, поступающим на вход 10. При выполнении операции над пор дками в первом такте информаци  перезаписываетс  по сигналу, поступающему на вход 15 из регистра 19 в К-стар шие разр ды регистра 21. С выхода регистра 21 выдаетс  пор док параллельным кодом, сдвинутый в сторону старших разр дов на один разр д на входы К-старших разр дов сумматора 6. Результат, четыре старших разр да выдаетс  из сумматора 6 на преобразователь 4. Б преобразователе (фиг. анализируютс  три знаковых разр да (Зн1, Зн2 и ЗнЗ) и старший значащий разр д, в результате чего формируетс  знакоразр дный (избыточный) код f О, + 1 пор дка П g . При этом +1 выдаетс  элементом 45, когда результат меньше или равен -3. В остальных случа х выд|аетс  нуль. При выдаче +1 вырабатываетс  сумматором 48 по модулю два корекци  знака с (+) на - и наоборот при выдаче -1 вырабатываетс  коррекци  знака с (-) на (+. Во всех последующих тактах преобразование выполн етс  аналогично первому такту. Через такт после записи информации в К-старшие разр ды регистра 21 записываетс  пор док Пд в К-младшие разр ды регистра 21, что 6бусловлено задержкой преобразовател  4 кода.- В третьем такте вычитани  п.орндков производ тс  по сигналу, поступающему на вход 10. При этом знакоразр дные коды принимаютс  на селективные входы сумматора с инверсией, т.е. при поступлении, например, +1 сумматор настраиваетс  на вычитание из пор дка Пв единичного разр да По| поступающего с элемента И 9. Пор док Пр , продвига сь в сумматоре 6 в сторону старших разр дов , преобразуетс  в преобразователе 4 в знакоразр дный код, а в освободившиес  разр ды сумматора продвигаетс  разность пор дков &П Таким образом, в конце,операции над пор дками разность пор дков запишетс  в К-старшие разр ды регистра сумматора бив К-старше разр ды регистра 21, а пор док преобразуетс  в знакоразр дный код и выдаетс  в коммутатор 3.. Вычисленна  разность пор дков &П перезаписываётс  из К-старших разр дов регистра 21 в счетчик 22 по сигналу, поступающему на вход 15 (З) . В коммутаторе пор дков (фиг. 3) вычисл етс  сумматором 43 совместно с элементами 41, и 42, начина  со старших разр дов,. -е значени  разности пор  дков 8П . При этом в схеме коммутатора пор дков анализируют с  знаковые ЗнЗ, Зн2, Зн1 и старший значащий разр ды разности пор дков &П . Если разность пор дков 8 П . О то элементы 37 открываютс  потенциалом нулевого выхода триггера 33 управлени , и через открытые элементы выдаетс , начина  со старших разр дов , значение пор дка П.р . Если знак разности пор дков ЬГ) измен етс на противоположный, то триггер 33 управлени  переключаетс  в единичное состо ние сигналом, поступающим с выхода элемента 36. При этом поте циалом с единичного выхода триггера 33 открываютс  элементы 38 и через открытые элементы выдаютс  старшими разр дами вперед с -ые значени пор дка , причем пор док Па выдаетс  и в тех случа х, когда,. во-первых, разность станет равна нулю, так как при этом элементы. 35 и 36 блокируютс  сигналом 8П О во-вторых, при выполнении услови  16 П ( 2. так как при этом элементы 31 и 32 вырабатывают сигнал переклю чени  триггера 33 в единичное состо ние и тем самым элементы 35 и 36 блокируютс  потенциалом, поступающим с нулевого выхода триггера 33. Операци  над мантиссами выполн ю с  по алгоритму: Шд 1, если 6П -: О , если Sn 0 Mg t rYigl-2 , если 5n О 215 си-„+ аг2 еаибп о ).o,u-7).ecAиS 1, 3 Т, если - 3 0,в остальных случа х гт1 т(, 1,если 5 1 ЬП. т, если Sm 112 О, если | :i где SL - промежуточна  .сумма (разность ) мантисс в первом ; такте; п)- промежуточна  сумма (разность ) мантисс в позицион ном коде f rtig- - i -ый разр д мантиссы one ранда (а) в избыточном коде Wg мантисса операнда (Ь) в позициоННом коде; выделенные четыре (три знаковых и один значащий) разр ды ( -ой промежуточной суммы. - (-2)-ый разр д вычисленной мантиссы в избыточном коде, нормализованное значение вычисленной мантиссы в избыточном коде, &Пс - приращени  пор дка вычисленного результата. При технической реализации алгоритма выключаетс  блок 2 задержки (сн тием сигнала по входу Ю) , мантисса Мй записываетс  (по входу 26) в регистр 12, кроме того, на входы 1 подаетс  знакоразр дный код мантиссы операнда (а) , последний принимаетс  на селективных входах сумматора 6 без инверсии. При этом, если разность пор дков, , записанна  в счетчике 22, положительна , то в начале операции над мантиссами включаетс  дешифратор 11, кроме этого, по первому такту блоком 13 выдаетс  импульс перезаписи мантиссы MB из регистра 12 в регистр 21 по сигналу Работа, поступающему на вход 15 (4). В дешифраторе 11 возбуждаетс  в этом случае выходна  шина, соответствующа  значению входной кодовой комбинации (разности пор дков 6П), поступающей с выходов . счетчика 22. Это эквивалентно подключению к входу сумматора 6 весового единичного старшего разр да ман тиссы М  , вес которого равен 21-бП| Тем самьз при приеме, например, -1, на входе 1 (2) сумматор настраиваетс  на вычитание и в нем выполн етс  операци : M.-2-. Во всех последующих тактах мантис са MB передаетс  на входы.сумматора 6 с выхода регистра 21, сдвинут в сторону старших разр дов на один разр д. Мантисса операнда (а) поступает последовательно разр д за разр дом на входы 1 и в зависимости от знаковых разр дов сумматор 6 настраиваетс  насуммирование или вычитание, причем, если на входы 1 поступает нуль, то результат сохран етс  прежним (т.е. суммировани  или вычитани  не происходит) . Результат, четыре старших разр да , подаетс  из сумматора 6 на преобразователь 4. в преобразователе формируетс  знакоразр дный код аналогично вышеописанному. В случае, если разность пор дков 8-fT , записанна  в счетчик 22, отрицательна , то потенциалом единичного выхода триггера знака счетчика 22 возбуждаетс  шина старшего значащего разр да сумматора 6, разрешаетс  прохождение импульсов на вход счетчика 22 и, кроме того, запрещаетс  выработка блоком 13 сигнала перезаписи мантиссы. При этом на вход счетчика подаютс  импульсы (по входу 24) IL-ПО каждому импульсу уменьшаетс  разность пор дков на единицу. При достижении в счетчике 22 нулевого кода на вход счетчика поступает сиг нал запрета с единичного выхода разр да знака счетчика и в последнем фиксируетс  нулевой.код. Потенциалом нулевого выхода разр да зна1ка счетчика 22 включаетс  дешифрато 11, в котором возбуждаетс  перва  шина, соответствующа  нулевому значению 5П , а в блоке 13 вырабатываетс  сигнал, по которому мантисса М0 перезаписываетс  из регистра 12 в регистр 21. Такое дей ствие равносильно выполнению операцииIX nl ша, 1 . Учитыва , что старшие разр ды результата преобразуютс  в блоке 5 в знакоразр дный код, имеем: . . 5 2(5;;,-4т ) 1, если 5,„ 3 Т, если 5 -3 О, в остальных случа х Нормализаци  вычисленной мантиссы-Мд выполн етс  в первом такте по сигналу, поступающему на вход 1 При этом информаци  подаетс  с выхо да сумматора 6 в блок 5, в котором анализируютс  два знаковых разр да Зн2, Зн1 и старший значащий разр д При этом, если промежуточна  сумма 5п, (т.е. когда знаковые разр ды не совпадают, то элементом 49 выдаетс  положительное приращение пор дка (йП + 1), которое поступ ет через элемент 18, на выход устр ства 23 (1). По этому приращению переключаетс  триггер 27 управлени в единичное состо ние и потенциало с единичного выхода этого триггера открываютс  соответствующие схемы И элементов 4И-ИЛИ 18. При этом дополнительно включаютс  элементы 16 задержки, что равносильно делению числа на 2. Если промежуточна  сумма 5п,1 - (т. е. , когда знаковые разр ды совпадают со значением старшей значащей единицы), то элементом 50 выдаетс  отрицательное приращение пор дка (а П 1), которое поступает на выход 23 (2) через элемент 18. По этому приращению переключаетс  триггер управлени  27 в единичное состо ние и потенциалом открываютс  соответствующие схемы И элементов 4И-ИЛИ 18. При этом включаютс  дополнительный элемент 16 задержки, что равносильно умножению числа на 2. Приращение пор дка дп - i выдаетс  на выход устройства вслед за пор дком результата и поступает на входы других таких же устройств, где осуществл етс  коррекци  пор дка по выполненной нормализации мантиссы в данном устройстве. Введение в суммирующее устройство преобразовател  позиционного кода в знакоразр дный, коммутатора пор дков, регистра пор дков, регистра мантиссы, дешифратора-демультиплексора , блока анализа старших разр дов мантиссы, реверсивного счет-: чика разности пор дков, элементов задержки на такт, соединенных соответствугацим образом, позвол ет увеличить диапазон представлени  чисел В 2Р раз, где Р - число разр 1дов пор дка. Так, например, в и звестном устройстве диапазонпредставлени  чисел измен етс  в пределах -2 i М( ), где и - длин-а ;разр жной сетки устройства, а N оп редел ет величину числа, которую можно записать в последний и -ый разр д, в предлагаемом устройстве числа могут измен тьс  в диапазоне -2 N :(1-2-). 2Р- и, например, при шестиразр дном пор дке () диапазон представлени  чисел в предлагаемом в 64 раза больц;е, чем в известном.

фиг.5

% +

ФигЛ

Claims (3)

1. СУМИРУЮЩЕЕ УСТРОЙСТВО С ПЛАВАЮЩЕЙ ЗАПЯТОЙ, содержащее сумматор, элемент И, элементы ИЛИ, отличающееся тем, что,' с целью увеличения диапазона представления чисел, устройство содер-. жит блок задержки, коммутатор порядков,преобразователь позиционного кода в знакоразрядный, регистр порядка, регистр мантиссы, дешифратор, блок анализа мантиссы, блок элементов И-ИЛИ, счетчик/ регистр промежуточной суммы, четыре элемента задержки, два элемента 4И-ИЛИ, блок приема мантиссы и два триггера, причем первый и второй информационные входы блока задержки подключены соответственно к положительному и отрицательному входам первого операнда устройства, а его управляющий вход является первым управляющим входом устройства, первый и второй выходы блока задержки подключены соответственно к перовому и второму управляющим входам сумматора, первому и второму входам коммутатора порядков и к первому и второму входам первого элемента

ИЛИ, выход которого подключен к первому входу элемента и, выход которого подключен к третьему управляющему входу сумматора, вход регистра порядка является входом записи порядка второго операнда устройства, а выходы регистра порядка подключены к соответствующим входам первой группы блока элементов И-ИЛИ, выходы которого подключены к соответствующим входам регистра промежуточной суммы, выходы последнего подключены к соответствующим информационным входам счетчика и к первой группе инфррмационных входов сумматора со смещением на один разряд в сторону старших разрядов, выходы сумматора подключены к соответствующим входам второй группы блока элементов И-ИЛИ, причем выходы четырех старших разрядов сумматора подключены соответственно к первому, второму, третьему и четвертому входам преобразователя позиционного кода в энакоразрядный, второй, третий и четвертый входы которого соединены соответственно с первым, вторым и третьим входами блока анализа мантиссы, первый и второй выходы которого подключены к единичным входам соответственно первого и второго триггеров, нулевые входы которых подключены к входу сброса устройства, первый и второй выходы преобразователя позиционного кода в знакоразрядный соединены соответственно с третьим и четвертым входами коммутатора порядков'и с входами соответственно первого и второго элементов задержки, выходы которых соединены с входами третьего и четвертого элементов задержки соответственно, третий выход преобразователя позиционного кода в энакоразрядный подключен к первому управляющему входу блока элементов И-ИЛИ, входы регистра

ЖЖГ'^:1П§ мактиссы подключены к шине записи, мантиссы второго операнда устройства, а его выходы соединены с соответствующими входами второй группы блока элементов И-ИЛИ, инверсный выход знака счетчика подключен к первому управляющему входу дешифратора и к первому входу блока приема мантиссы, выход которого подключен к второму управляющему входу блока элементов И-ИЛИ, управляющий вход блока анализа мантиссы, третий, четвертый и пятый управляющие входы блока элементов И-ИЛИ, первый управляющий вход счетчика и второй вход блока приема мантиссы являются управляющими входами с второго по седьмой устройства соответственно, прямой выход знака счетчика подключен к второму управляющему входу счетчика и к первому входу второго элемента ИЛИ, второй вход которого подключен к выходу старшего разряда дешифратора, входы которого подключены к соответствующим информационным выходам счетчика, а остальные выходы дешифратора подключены к соответствующим входам второй группы информацион ных входов сумматора, первый вход которого соединен с выходом второго элемента ИЛИ, второй вход элемента И подключен к второму управляющему входу дешифратора, четвертому управляющему входу сумматора, первым управляющим входам элементов 4И-ИЛИ и _; к первому управляющему входу устройства, вход стробирования счетчика является входом стробирования устройства, входы сброса счетчика, регистра промежуточной суммы и коммутатора порядков подключены к входу сброса устройства, прямые выходы первого и второго триггеров подключены соответственно к первым и вторым группам входов элементов 4И-ИЛИ, входы третьей; группы первого элемента 4И-.ИЛИ под-.' ключены соответственно к выходам первого и третьего элементов задержки и первому выходу преобразователя позиционного кода в знакораз'рядный, входы третьей группы второго элемента 4И-ИЛИ подключены соответственно к выходам второго и четвертого элементов задержки и второму выходу преобразователя позиционного кода в . знакоразрядный., вторые управляющие входы первого и второго . элементов 4И-ИЛИ подключены соответственно к первому и второму выходам коммутатора порядков, а выходы элементов 4И-ИЛИ являются выходами результата устройства.

2. Устройство по п. 1, о т л ич. ающёеся тем, что коммутатор порядков содержит два триггера, сумматор по модулю два, четырехразрядный сумматор, четыре элемента задержки, три элемента ИЛИ, элемент

И-НЕ, три элемента 2И-ИЛИ, два элемента 2И, причем нулевые входы триггеров подключены к входу сброса коммутатора порядков, инверсный выход первого триггера подключен к входу первого элемента задержки, вы,ход которого соединен с первыми и вторыми входами первого и второго элементов 2И-ИЛИ, третьи и четвертые входы которых подключены к старшему знаковому выходу четырехрагрядного сумматора, пятые входы подключены к старшему значащему выходу четырехразрядного сумматора, входу второго элемента задержки и к первому входу элемента И-НЕ, второй и третий входы которого соединены соответственно с младшим и средним знаковыми выходами четырехразрядного сумматора, подключенными к входам соответственно третьего и четвертого элементов задержки и соответственно к первому и второму входам третьего элемента 2И-ИЛИ, третий и четвертый входы которого подключены к выходу элемента И-НЕ, а выход третьего элемента 2И-ИЛИ соединен с единичным входом первого триггера и с шестыми входами первого и второго элементов 2И-ИЛИ, выходы которых подключены соответственно к нулевому и единичному входам второго триггера, прямой выход которого подключен к первому и второму входам первого элемента 2И, а инверсный к первому и второму входам второго элемента 2И, третий и четвертый входы первого элемента 2И подключены соответственно к первому и второму входам коммутатора порядков, третий и четвертый входы которого подключены соответственно к третьему и четвертому входам второго элемента 2И, первый и второй выходы первого элемента 2И подключены к первым входам соответственно первого и второго элементов ИЛИ, вторые входы которых подключены соответственно к первому и второму выходам второго элемента 2И, выходы первого и второго элементов ИЛИ являются соответственно первым и вторым выходами коммутатора порядков, первый вход которого подключен к первому входу нулевого рязряда четырехразрядного сумматора, второй вход нулевого разряда которого подключен к третьему входу коммутатора порядков, второй вход которого подключен к первым входам суммато. ра по модулю два и третьего элемента ИЛИ, вторые входы которых подключены к четвертому входу коммутатора порядков, а выходы подключены соответственно к третьему входу нулевого' разряда и к первым входам первого, второго и третьего разрядов четырехразрядного сумматора, вторые , входы которых подключены соответст1056182 венно к выходам второго, третьего и четвертого элементов задержки.

3. Устройство по пп. 1 и 2, отличающееся тем, что блок анализа мантиссы содержит два элемента 2И-ИЛИ, первые и вторые входы которых подключены к первому.входу блока, второй вход которого под ключен к третьим и четвертым входам элементов 2И-ИЛИ, пятые и шестые входы которых подключены к управляющему входу блока, третий вход которого подключен к седьмому и восьмому входам первого элемента У^1-ИЛИ, выходы первого и второго элементов 2И-ИЛИ являются соответственно первым и вторым выходами блока.