SU1524175A1 - Устройство дл воспроизведени аналогового сигнала - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в аналого-цифровых вычислительных комплексах, устройствах автоматики и св зи как аналогова  лини  задержки. Изобретени  позвол ет повысить точность воспроизведени . Это достигаетс  тем, что аналоговый сигнал преобразуетс  аналого-цифровым преобразователем 2 в код, который запоминаетс  в оперативном запоминающем устройстве (ОЗУ) 3. Считывание ординат сигнала из ОЗУ 3 осуществл етс  с задержкой. Дл  обеспечени  высокой точности воспроизведени  ординаты сигнала восстанавливаютс  цифроаналоговым преобразователем (ЦАП) 14. За счет разбиени  интервала дискретизации на мелкие делени , равные ступеньке ЦАП 14, обеспечиваетс  высока  точность задержки аналогового сигнала. Дл  устранени  выбросов ЦАП 14 на его выходе включен блок 15 выборки и хранени  и сглаживающий фильтр 16. 1 з.п. ф-лы, 2 ил.

Description

поминаетс  в оперативном запоминающем устройстве (ОЗУ) 3. Считывание ординат сигнала и ОЗУ 3 осуществл етс  с задержкой. Дл  обеспечени  высокой точности воспроизведени  ординаты сигнала восстанавливаютс  цифроаналого- вым преобразователем (ЦАП) 14, За счет разбиени  интервала днскретиза-

ции на мелкие делени , равные ступеньке ЦАП 14, обеспечиваетс  высока -точность задержки аналогового- сигнала. Дл  устранени  выбросов 1Щ 14 на его выходе включены блок 15 выборки и хранени  и сглаживающий фильтр 16, 1 з.п, ф-лы, 2 ил„

Изобретение относитс  к вычислительной технике и может быть использовано в аналого-цифровых вычислительных комплексах, устройствах автоматики и св зи, как аналого-цифрова  лини  задержки.

Целью изобретени   вл етс  повышение точности воспроизведени .

На фиг.1 приведена функциональна  схема устройства; на фиг,2 - эпюры напр жений в характерны} точках блока управлени , по сн ющие прин цип действи  устройства.

Устройство содержит входную ши- иу 1, аналого-цифровой преобразователь (АЦП) 2, оперативное запоминающее устройство (ОЗУ) 3, инвертор 4, счетчик 5, сумматоры 6 и 7, регистры 8-11, вычитатель 12, мультиплексор 13, цифроаналоговый преобразователь (ЦАП) 14, блок 15 выборки и хранени , сглаживающий фильтр 16, выходную ши- иу 17, п элементов И 18, шину 19 задани  цифрового кода грубой задержки аналогового сигиала, счетчик-регистр 20, триггер 21, блок 22 управлени , который содержит генератор 23-тактовых импульсов, триггер 24, элемент 25 задержки, элементы ИЛИ 26 и 27, формирователь 28 импульсов, элемент И 29, элементы ИЛИ-НЕ 30 и 31, счетчик 32, дешифратор 33, коммутатор 34, -шину 35 задани  кода точной задержки аналогового сигиала, шину 36 Сброс, входы 37-40.блока 22, выходы 41-48 блока 22, выход 49 элемента 25, выход 50 формировател  28.

На фиг,2 представлены эпюры 37-50 сигналов на входах и выходах блока 2 И его элементов.

Устройство работает следующим образом ,

Дл  задани  определенной задержки аналогового сигнала устанавливают

код грубой задержки t, по шине 19 и код точной задержки At, по шине 35, при этом суммарна  задержка t5aдep, определ ема  этими кодами, равна

() t., tft. iflliili

АЦГГ

(I)

WAep дл  i 5 3,

tK,Aep () t,,, i MniiilU(3)

дл  ,

где N - число, соответствующие грубой задержке, представленное по шине 19 в виде дополнительного двоичного числа, причем N может измен тьс  от

0до Q, где Q - объем ОЗУ З; АЦП врем  между двум  выборками

аналогового сигнала в АЦП 2J - коэффициент пересчета счетчика 32 (или количество выходов дешифратора 33); двоичное число, соответствующее коду точной задержки, устанавливаемое по шине 35, причем i может измен тьс  от

1до т.

Минимальна  задержка аналогового сигнала в устройстве равна

m

).

(3)

При суммировании в сумматоре 7 двух чисел - адреса ОЗУ 3  чейки, в которую записываетс  текуща  выборка, и числа N получаем на выходе сумматора 7 двоичный код адреса ОЗУ 3, смещенный влево.

Таким образом осуществл етс  груба  задержка аналогового сигнала, так как очередна  выборка аналогового сигнала, преобразованна  АЦП 2, запи- сьгоаетс  в М;  чсл ку ОЗУ 3, а считы-

5I ,

вание осуществл етс  из Mj-N  чейки ОЗУ 3.

Дл  осушествлени  точней задержки аналогового сигнала интервал между двум  выборками АЦП разделен на m интервалов (, где р - количество разр дов счетчика 32).

Если количество разр дов ЛШ1 рар- но k, то количество разр дов сумма1о- ра 6, регистра 8 должно быть k-t-p, Ко- личество разр дов ПАП 14 может быть равно k, тогда р мла;щих разр дов регистра 8 не подключаютс  к ПАП. Если количество разр дов ЦАП 14 больше, чем k, то эти дополнительные разр ди подключаютс  к младшим разр дам регистра 3, а при количестве разр дог( ПАП, равном k+p, вс.е р младшие разр ды ЦАП 14 подключаю с  к младшим разр дам регистра 8. Дополнительные разр ды ПАП уменьшают пог-репиюсть квантовани  при линейной интерпол ции .

Точна  задержка апалогового сигнала осуществл е1с  за счет того, что информаци , записанна  н регистр 11, п€феписьтаетс  в рег ипр 9 г неко-- Topoi i задержкой:

u jOiPp ( , ) АЦП

дл 

i :.

й

(-)

m

АЦП

дл  1 i & 2,

Зту зал(ржку обеспечивпет счетчик 32, дешифратор 33 и коммутатор 34,  а вторую группу Г1ХОДОВ которого подаетс  число i в виде двоичного кода от шины 35.

Начинает рпботат1 устройство с подачи короткого импульса Сброс на шину ЗС., при этом в счетчик-регистр 20 записываетс  число N с шипы 19, триггер 21 устанавливаетс  в состо ние о, н,1 его выходе также О, что приводит к обнулению регистров 8-11. Генератор 23, триггер 24 и счетчик 32 также сбрасываютс , поэтому на первом выходе генератора 23 - лорежиме выборки. Так как в регистре 8 записан О, то на выходе ЦАП 14, на выходе блока 15, на выходе сглаживающего фильтра 16 и шине 17 устройства - также ноль. АЦП 2 по импульсу Сброс находитс  в режиме выбрр ,

у

- -

: 41756

ки аналогового сигнала, так как триггер 24 сброиен в О.

Первый отрицательный перепад с пер- , вого выхода генератора 23 через элемент 1ШИ 26 устанавливает триггер 24 в состо ние 1, что приводит к  а- запуску АЦП 2 на преобразование первой выборки аналогового сигнала 1

Q в цифровой код. Через врем , равное времени преобразовани  АЦП () на выходе АЦП 2 Конец преобразовани  по вл етс  импульс, который устанавливает по второму установочному

15 нходу триггер 24 в состо ние О.

Во врем  первого преобразовани  на управл ющие входы регистра 8 и .блока 15 поступают импульсы, которые выраба- тьшаютс  генератором 23, однако на

20 выходе регистра 8 информаци  не измен етс , так как присутствует сигнал Сброс с выхода триггера 21, поэтому на выходах ЦАП 14, блока 15 и шине 17 - нулевое напр жение. Каждьп поло25 жительный перепад с первого выхода генератора 23 переключают счетчик 32 в новое состо ние.

ПерпьпЧ положительный перепад на выходе инвертора 4 (врем  t.) переклю30 чает счетчик 5 в новое сос-то ние, например М, счетчик-регистр 20 в новое cocTo.niine N,n+1, где Nдc,n - дополнение к N (N. дополнительный счетчик-регистр не обнулйлс , т.е.

,г если не произопшо переполнение зтог i счетчика, то состо ние триггера 21 не измен етс , а следовательно, как и в предыдущем такте ЛИП, на шине 17 будет ноль.

40

Перпьп положительный перепад с выхода инвертора 4, задержанный элементом 25 (может быть одновибратор, длительность импульса которого равна

45 запускает в момент t, форми- ропл ель 28, который вырабатывает И1-1пульс длительностью . Дл  нормальной работ1 1 схемы необходимо, чтобы интервал времечи был меньше

50 половины периода следовани  импульсов генератора 23, а также чтобы длительность импульса tg-tg была не hsenb- ше требуемой дл  импульса CF. конкретного оперативного запоминающего уст55 ройства. Длительность задержки , должна быть в пределах требуемой задержки между сменой адреса в ОЗУ 3 и подачей импульса СЕ при записи информации в ОЗУ.

При дАльнеййем поступлении импульсов (второй, третий и т.д. такты преобразовани  АЦП) с выхода инвертора 4 на счетчик 5 и счетчик-регистр 20 состо ние на вшне 17 не измен етс  и соответствует нулевому напр жению до тех пор, пока счетчик-регистр 20 не переполнитс . Это происходит через N импульсов, где N - число, кото рое устанавливаетс  по шине 19.

При состо нни 1 на выходе триггера 21 в регистры II и 8-10 может записыватьс  ин})0рмаци  по информаиио ным входам прн наличии положительно- го перепада на их управл ющих входах. Таким образом, осуществл етс  груба  начальна  задержка аналогового сигнала .

После установлени .первого тригге- ра 21 в состо ние 1, и когда, например , то во врем  t,, произойдет чтение  чейки М из ОЗУ 3 (это код первой выборки аналогового сигнала ). Если , то также после уста- новленин первого триггера 21 в состо  нне 1, только во врем  t,, +N; произойдет чтение  чейки М и ОЗУ 3 ( чейка в которую записан код первой выборки аналогового сигнала). Во вре- м  t,+N; t дцр в регистр 11 записыиа- етс  код первой ординаты аналогового сигнала, а в регистры 8-10 все еще записываетс  О, так как все регистры - синхронные и имеетс  задержка распространени  сигнала от входа к выходу.

В момент времени сигналом с выхода злемента 31 информаци  о первой выборке переписываетс  в регистр 9. Если , то t,3 t,2. и информаци  в регистр 9 переписьюаетс  из регистра 11 в момент времени, равный что отражено в вьфажени х (1), (2), (4) и (5).

После записи информации о первой выборке в регистр 9 (например, числа А,) в первом 8 и третьем 10 регистрах будет хранитьс  О, поэтому иа выходе вычитател  12 по витс  число ,, Это число подаетс  на младшие разр ды сумматора 6. Сумматор 6 и регистр 8 представл ют собой накапливающий сумматор, в котором с каждым тактом от генератора 23 добавл етс  число, установленное на выход вычитател  12, т.е. на выходе регистра 8 имеем последовательный во времени р д чисел А, 2А,, ЗА, 4А и т.д

до (Ш-ОА .

Так как число А подаетс  на младшие разр ды сумматора 6 и смещено на р разр дов, то по отношению к старшим k разр дам (всего у сумма гора и первого регистра k+p разр дов) также смещение эквивалентно делению числа А на т. Тогда, если условно поставит зап тую между старшими k разр дами и младшими р разр дами, число на выходе регистра 8 после (m-l)-ro импульса от генератора 23 будет равно (). В следующий период генератора 23 мультиплексор 13 подключит регистр 9 к информационным входам регистра 8, Так как регистр 9 имеет k разр дов, то они передаютс  к старшим разр дам регистра 8, а на младшие разр ды мультиплексора 13 подаетс  логический О, поэтому по положительному перепаду с второго генератора 23 в старшие k разр ды регистра 8 записываетс  число А а в младшие р разр ды - О, т.е. число на выходе регистра 8 увеличиваетс  на ,

Так как иа выходе первого регистра 8 включен ПАП 14, то на его выходе и на выходе устройства наблюдаетс  сту- пенчато-пи.чообразное напр жение с величиной ступеи1,ки, П1юпорцмональной , а начало этого ступенчато-пилообразного напр жени  задержано по отношению к пуску устройства на врем , определ емое выражени ми (1) и (2) и завис щее от Ни (кодов грубой и точной задержки аналогового сигнала ).

К моменту перезаписи информации из регистра 9 в регистр 8 через мультиплексор 13 в регистр 11 переписываетс  следующа  выборка аналогового сигнала , поэтому эта информаци  перепи- сьтаетс  в регистр 9, а в регистр 10 переписываетс  преды;;уща  выборка. На выходе вычитател  12 по вл етс  разность первой и второй выборок. В следующий интервал t от момента смены информации в регш;трах 9 и 10 на выходе регистра 8 снова наблюдаетс  ступенчато-г1илооб1)а1ное напр жение с величиной ступеньки, равной (,)/т

Таким образом, иа шине 17 устройства восстанав. 1ираетс  входной анало- говьп сигнал с заданной -шдержкой, причем дискретность та,иер:«К11 меньше, чем у известного у1:т1) М1ства в m раз,.

5

Величина ступеньки между соседними выборками также меньше по сравнению г известным устройством. Уменьшение величины ступеньки приводит к уменьшению погрешности восстановлени  аналогового сигнала, а при заданной погрешности такое качество устройства можно использовать дл  того, чтобы уменьшить количество выборок на определен- JQ ный интервал сигнала, что при заданном и равном с известным объеме ОЗУ приводит к увеличению задержки аналогового сигнала и увеличению точности уставки задержки за счет уменьшени  ее дискретности.

Восстановленный ступенчато-пилообразный аналоговый сигнал, проход  блок 15, дополнительно фильтруетс  за счет отключени  выхода от входа в 20 блоке 15 во врем  переходного процесса ЦАП 14. Далее этот ступенчато-пилообразный сигнал сглаживаетс  фильтром 16 дл  уменьшени  высокочастотных шумов и подводитс  к шине 17 устройст- 25 ва.

Включение элемента 25 задержки и формировател  28 импульсов необходимо дл  формировани  записыпающего импульса СЕ в ОЗУ 3 (фиг. 2), С помо1дью зо элемента 27 и элемента 28 формируетс  полный сигнал СЕ дл  записи информации в ОЗУ 3 и чтени  ее из ОЗУ,

Claims (1)

1. Устройство дл  воспроизведени  аналогового сигнала, содержащее аналого-цифровой преобразователь, первый вход которого  вл етс  входной иш

НОИ, выходы соединены с соответствующими входами данных оперативного запоминающего устройства, мультиплексор информационные выходы которого соединены с соответствующими информационными входами первого регистра, выходы которого соединены с соответствующей входами цифроанапогового преобразовател , два счетчика, три элемента И, триггер, отличающеес  тем что, с целью повыщени  точности воспроизведени , в него введены блок управлени , вычитатель, блок выборки и хранени , сглаживающий фильтр, два сумматора, инвертор, элементов И, второй, третий и четвертый регистры, один из счетчиков вьтолнен в виде счетчика-регистра, при этом выходы оперативного замыкающего устройства

10

5

JQ

20 25

о

5

5

0

через последовательно соединенные второй , третий и четвертый регистры, вычитатель, первый сумматор соединены с ин4 ормациог{Н1.гми входами мультиплексора , вторые информационные входы мулыиплексора и первого сумматора  вл ютс  шиной логического нул , третьи информацион1гые входы мультиплексора объединены соответственно с вторыми информационными входами вычитател  и первыми информагпюнными входами четвертого регистра, третьи информационные входы первого сумматора объединены соответственно с входами цифроана- логового преобразовател , выход которого соединен с информационным входом блока выборки и хранени , выход которого соединен с входом сглаживающего фильтра, выход которого  вл етс  выходной тиной, выход Конец преобразовани  аналого-цифрового преобразовател  соединен с первым входом блока управлени , второй, третий и четверть входы которого объединены с управл ющим входом счетчика-регистра , первым установочным входом триггера и ЯВЛЯЮ7СЯ тиной Сброс, счетные входы счетч ка-рег-истра и счетч - ка объединены с п тым входом блока уг рпвлени  и соединен с выходом инвертора , пход которого объединен с входом записи-чтени  оперативного запоминающего устрО 1Ства, входами п элементов И и соединен с первым выходом блока управлени , второй и третий выходы которого соединены соответственно с управл ющими входами оперативного запоминающего устройствами аналого-пифророго преобразовател , адресные входы оперативного запоминающего устройства соединены с соответствуюрщми выходами второго сумматора, первые и вторые входы которого соедине ы соответственно с выходами счетчика и п элементов И, вторые входы которых объединены с соответствующими информационнь ми входами счетчика-регистра и  вл ютс  щи- ной задани  кода грубой задержки аналогового сигнала, выход счетчика-регистра соединен с вторь м установочным входом триггера, выход которого соединен с входа(и Сброс первого, второго, третьего и четвертого регистров , управл ющие входы первого и второго регистров соединены соответственно с четверть М и п тым выходами блока управлени , шестой выход кото 1152

рого соединен с управл ющими входами третьего и четвертого регистров, седьмой и восьмой выходы блока управлени  соединены соответственно с управл ющими входами мультиплексора и блока выборки и хранени , шестые вкоды блока управлени   вл ютс  щнной задани  кода точной задержки аналогового снг- нала. -

2, Устройство по п. 1, отличающеес  тем, что.блок управлени  вьтолнен на последовательно соединенных элементе задержки, формирователе импульсов, первом элементе ИЛИ и элементе И, а также двух элементах ИЛИ-НЕ, триггере, втором элементе ИЛИ, счетчнке, дешифраторе, коммутаторе п генераторе тактовых импульсов, вход которого  вл етс  вторым входом бло- ка, первый выход соединен со счетным входом счетчика, первыми входами второго элемента ИЛИ, первог о и второго элементов ИЛИ-НЕ и  вл етс  восьмым выходом блока, второй выход генератора тактовых импульсов  вл етс  четвертым выходом блока, вход элемента задержки  вл етс  п тым входом блока, второй вход первого элемента ИЛИ объедииен с вторым входом второго эле-

JJ- I

371

TnJTJTJTJTJTJTJTJTJTJTJTTLnjlJTJ

W

512

мента ИЛИ, первым входом первой группы входов коммутатора, соединен с пер- Bbw выходом дешифратора, который  вл етс  первым выходом блока, второй вход элемента И объединен с вторым входом первого элемента ИПИ-НЕ, вторым входом первой группы входов коммутатора и соединен с вторым выходом дешифратора , остальные выходы которого соединены с соответствующими входами первой группы входов коммутатора, втора  группа входов которого  вл етс  местными входами блока, а выход коммутатора соединен с вторым входом второго элемента ИЛИ-НЕ и  вл етс  седьмым выходом блока, входы дешифратора соединены с соотпетствующими выходами счетчика, вход сброса которого  вл етс  четвертым входом блок, выход второго элемента ИПИ соединен с первым установочным входом триггера, второй и третий установочные входы которого  вл ютс  соответственно Первым и третьим входами блока, а выход триггера  вл етс  третьим выходом блока, выходы элемента И, первого и второго элементов UJUI-HK  вл ютс  соответст-. венно вторым, п тым и шестым выходами блока.