SU1405054A1 - Squaring device - Google Patents
Squaring device Download PDFInfo
- Publication number
- SU1405054A1 SU1405054A1 SU864155217A SU4155217A SU1405054A1 SU 1405054 A1 SU1405054 A1 SU 1405054A1 SU 864155217 A SU864155217 A SU 864155217A SU 4155217 A SU4155217 A SU 4155217A SU 1405054 A1 SU1405054 A1 SU 1405054A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- input
- elements
- output
- block
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
Изобретение относитс к вычислительной технике и предназначено дл использовани в системах цифровой обработки сигналов. Цель изобретени - повышение быстродействи при одновременном сокращении аппаратурных затрат - достигаетс тем, что устройство позвол ет осуществл ть одновременную обработку старших и младших разр дов. Четыре младших разр да результата получаютс путем возведени в квадрат трех младших разр дов аргумента в умножителе. В устройство введены блоки вычислени группы старших и средних разр дов результата , представл ющие собой логические матрицы. 2 з.п. ф-лы, 3 ил. ФThe invention relates to computing and is intended for use in digital signal processing systems. The purpose of the invention is to increase the speed while reducing hardware costs, which is achieved by allowing the device to simultaneously process the higher and lower bits. The four lower order bits of the result are obtained by squaring the three lower order bits of the argument in the multiplier. Into the device, blocks of calculating a group of high and medium bits of the result are introduced, which are logical matrices. 2 hp f-ly, 3 ill. F
Description
4four
ОABOUT
СПSP
О СПAbout SP
Изобретение относитс к вычислительной технике и предназначено дл использовани в распределенных многопроцессорных системах цифровой обра- борки сигналов.The invention relates to computing and is intended for use in distributed multiprocessor digital signal processing systems.
Цель изобретени - повышение быстродействи при одновременном сокращении аппаратурных затрат.The purpose of the invention is to increase speed while reducing hardware costs.
На фиг. 1 представлена структурна схема устройства,; на фиг.2 и 3 - структурные схемы блоков вычислени группы старших и группы средних разр дов результата, соответственно.FIG. 1 shows a block diagram of the device; Figures 2 and 3 are block diagrams of computing the group of seniors and the group of average bits of the result, respectively.
Устройство содержит умножитель 1, блок 2 вычислени группы старших разр дов , блок 3 вычислени группы средних разр дов результата.The device contains a multiplier 1, a block 2 for calculating a group of high-order bits, a block 3 for calculating a group of average bits of a result.
Блок 2 содержит элементы 2И-11ПИ-НЕ 4 и 5, элементы И-НЕ 6-10, элементы И 11-22 и.ИЛИ 23-27. Блок 3 содержит элементы НЕ 28-32, элемент И-НЕ 33, элементы И 34-45, элементы ИЛИ 46-48 и ИСКЛЮЧАЮЩЕЕ 1ШИ 49-51.Block 2 contains elements 2I-11PI-NOT 4 and 5, elements AND-NO 6-10, elements AND 11-22 and. OR 23-27. Block 3 contains the elements NOT 28-32, the element AND-NO 33, the elements AND 34-45, the elements OR 46-48 and EXCLUSIVE 1, the 49-51.
Устройство работает следуюш;им об- разом.The device works as follows: im.
На блоки 2 и 3 поступает нормали-- зованна мантисса двоичного числа. Рассмотрим работу блока 2 (фиг.2). Дл по снени функционировани устройства в таблице дана распечатка нормализованных чисел X и Х в двоичном коде. Представленные числа X начинаютс с 1. Элемент 4 сравнивает первые шесть разр дов числа X с числом 46 (101110). Если X больше или равно 46, то старший разр д функции Х равен 1, если меньше, то OVBlocks 2 and 3 receive the normalized mantissa of the binary number. Consider the operation of block 2 (figure 2). To clarify the operation of the device, the table shows a printout of the normalized numbers X and X in binary code. Presented numbers X begin with 1. Element 4 compares the first six bits of the number X with the number 46 (101110). If X is greater than or equal to 46, then the most significant bit of function X is equal to 1; if it is less, then OV
Рассмотрим ту область X, где перConsider the region X, where
Q Q
5 five
0 0
5 five
00
разр д функции равен 1, если меньше - то О. Таким же методом распознавани можно последовательно опре- i делить четвертый и п тый разр ды функции.the function bit is 1, if it is less, then O. By the same method of recognition, the fourth and fifth bits of the function can be successively determined i.
Логическа матрица (фиг.2) осуществл ет следующую функцию. ЭлементThe logical matrix (Fig. 2) performs the following function. Element
4сравнивает число X с числом 46 (101110). Если первый и второй разр ды числа X равны 1 или первый, третий , четвертый и п тый разр ды числа X равны 1, то первый разр д функции Х (пр мой выход элемента 4) равен 1. Если ни одно из этих двух условий не выполн етс , то первый разр д функции равен О. Элемент 5 сравнивает число X с числом 56 (111000). На выходе элемента 5 будет 1, если первые три разр да числа X равны 1 и первый разр д функции тоже равен 1. Если условие не выполн етс , то на пр мом выходе элемента4 compares the number X with the number 46 (101110). If the first and second bits of X are 1 or the first, third, fourth, and fifth bits of X are 1, then the first bit of function X (direct output of element 4) is 1. If none of these two conditions is executed, then the first bit of the function is O. Element 5 compares the number X with the number 56 (111000). The output of element 5 is 1, if the first three bits of the number X are 1 and the first bit of the function is also 1. If the condition is not met, then at the direct output of the element
5равен О. На выходе элемента 6 будет 1, если первый разр д функции Х равен О. Выходы элементов 5 и 6 соединены с входами элемента 7. Если на выходах хот бы одного из элементов 5 или 6 стоит 1, то второй разр д функции Х равен 1. Аналогично наход т третий, четвертый и п тый разр ды функции Х.5raven O. The output of element 6 will be 1, if the first bit of function X is equal to O. The outputs of elements 5 and 6 are connected to the inputs of element 7. If the outputs of at least one of elements 5 or 6 are 1, then the second bit of function X equal to 1. Similarly, the third, fourth, and fifth bits of the function X are found.
вый разр д функции равен 1 . Если X больше или равен 56 (111000), то второй разр д функции равен 1, если меньше - то О. Если первый разр д функции Х равен О, то второй разр д об зательно равен 1. Дл нахождени третьего разр да рассмотрим ту область X, в которой первьм и второй разр ды функции Х равны 1. Если X больше или равен 60 (111100), то третий разр д функции равен 1, если меньше - то О. Рассмотрим ту об- ласть X, где первый и второй разр ды функции Х равны 1 и О соответственно . Если X больше или равен 51 (110011), то разр д функции равен 1, если меньше - то О. Рассмот- рим область X, в которой первый разр д функции равен О. Если X больше или равен 40 (101000), то третийThe function's digit bit is 1. If X is greater than or equal to 56 (111000), then the second bit of the function is 1, if less, then O. If the first bit of the function X is O, then the second bit is necessarily 1. To find the third bit, consider that area X, in which the first and second bits of the function X are equal to 1. If X is greater than or equal to 60 (111100), then the third bit of the function is equal to 1, if it is less, then O. Consider the region X, where the first and second bits The functions X are 1 and O, respectively. If X is greater than or equal to 51 (110011), then the bit of the function is 1, if it is less, then O. Consider the region X in which the first bit of the function is O. If X is greater than or equal to 40 (101000), then the third
Продолжение таблицыTable continuation
Рассмотрим работу блока 3 (фиг.З). Из таблицы можно определить, какие из шести разр дов числа X должны быть равны 1, чтобы получить, например, 1 в восьмом разр де функции, то либо комбинаци 100 четвертого п того и шестого разр дов числа X, либо комбинаци 101 или 011 третьего, четвертого и шестого разр дов числа X, Первую комбинацию можно реализовать на элементе И,с трем входами, подава на его входы четвертый разр д числа X и инверсии п того и шестого разр дов X. Втора комбинаци реализуетс на элементах И и ИСКЛЮЧАЮЕЕ ИЛИ. На вход второго элементаConsider the operation of block 3 (fig.Z). It is possible to determine from the table which of the six bits of the number X must be equal to 1 in order to obtain, for example, 1 in the eighth bit of the function, then either a combination of 100 fourth and fifth bits of the number X, or a combination of 101 or 011 of the third, the fourth and sixth bits of the number X; The first combination can be implemented on the AND element, with three inputs, applying to its inputs the fourth digit of the number X and the inversion of the fifth and sixth bits of X. The second combination is implemented on the AND AND EXCLUSIVE OR elements. To the input of the second element
поступают третий и четвертый разр ды числа X, выход соедин етс с одним из входов первого элемента, второй вход которого соединен с входом шестого разр да числа X. Выходы элементов И 40 и 45 подключаютс к входам элемента ИЛИ 48, выход которого вл етс вь ходом восьмого разр да 0 функции. Аналогично определ ютс седьмой и восьмой разр ды функции.the third and fourth bits of the number X are received, the output is connected to one of the inputs of the first element, the second input of which is connected to the input of the sixth digit of the number X. The outputs of the AND elements 40 and 45 are connected to the inputs of the element OR 48 whose output is eighth bit 0 function. The seventh and eighth bits of the function are determined similarly.
Четыре младших разр да результата получаютс путем возведени в квадрат трех младших разр дов числа X в ум5 ножи-геле 1 . Три младших разр да числа X (четвертьй, п тый и шестой) поступают на входы первой и второй групп умножител . Младшие разр ды полученного произведени (четыре младших вы0 ходных разр да умножител ) образ пот дев тый, дес тый, одиннадцатый и двенадцатый разр ды функции Х.The four lower order bits of the result are obtained by squaring the three lower bits of the number X in mind 5 knives-gel 1. Three lower bits of the number X (quarter, fifth, and sixth) are fed to the inputs of the first and second multiplier groups. The lowest bits of the resulting product (four lower output bits of the multiplier) are the images of the ninth, tenth, eleventh, and twelfth bits of the function X.
Claims (3)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864155217A SU1405054A1 (en) | 1986-12-01 | 1986-12-01 | Squaring device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864155217A SU1405054A1 (en) | 1986-12-01 | 1986-12-01 | Squaring device |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1405054A1 true SU1405054A1 (en) | 1988-06-23 |
Family
ID=21270542
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU864155217A SU1405054A1 (en) | 1986-12-01 | 1986-12-01 | Squaring device |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1405054A1 (en) |
-
1986
- 1986-12-01 SU SU864155217A patent/SU1405054A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 788106, кл. G 06 F 7/552, 1979. Мурога С. Системное проектирование сверхбольших интегральных схем: Перев. с англ./Под ред. В.М.Кисель- никова. - М., 1985, кн.2, с. 76, рис. 7.6.2. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4813008A (en) | Multiplier circuit suitable for obtaining a negative product of a multiplier and a multiplicand | |
US4745570A (en) | Binary multibit multiplier | |
US5038315A (en) | Multiplier circuit | |
SU1405054A1 (en) | Squaring device | |
US4623872A (en) | Circuit for CSD-coding of a binary number represented in two's complement | |
US4860241A (en) | Method and apparatus for cellular division | |
RU2018932C1 (en) | Multiplication and division matrix unit | |
SU1383346A1 (en) | Logarithmic converter | |
SU826341A1 (en) | Multiplier | |
SU1005317A1 (en) | Threshold logic element | |
SU864282A1 (en) | Computing module | |
SU1541602A1 (en) | Device for computing vector modulus | |
SU1667055A1 (en) | Device for modulo m multiplication | |
SU1550527A1 (en) | Device for optimization of solutions | |
SU541170A1 (en) | Multiplier | |
SU478304A1 (en) | Matrix adder | |
SU1264160A1 (en) | Device for calculating sets of logic functions | |
SU1418731A1 (en) | Device for rearrangement of natural number series and zero | |
SU1160400A1 (en) | One-digit quaternary adder | |
SU1115047A2 (en) | Calculating device | |
SU985781A1 (en) | M from n code adder | |
RU2022340C1 (en) | Vector modulus computer | |
SU1515161A1 (en) | Multiplication device | |
SU1674103A1 (en) | Normalization control unit | |
SU1383411A1 (en) | Device for computing square root |