(54) МАТРИЧНЫЙ СУММАТОР сел и выходного регистра 4 групп разр дов сумматора наход тс в щглевом состо: нии . При поступлении суммируемых чисел .на регистры 1 с выходов матриц 2 : снимаютс значени сумм групп разр дов, с вы содов. матррц 7 - значени сумм, увеличенных на единицу младшего разр да данной ; группы, подаютс на схемы И 5 и 6, наход щиес на входе выходного регистра 4. Одновременно с матриц 3 и 9 сигналы Подаютс на управл ющую матрицу 8, котора согласно заданному алгоритму формирует на выходе управл ющее слово. ВыходНой регистр устанавливаетс в состо ние, соответствующее результату суммирова- НК исходных чисел по значению выходных сигналов матриц 2 и 7 и управл ющего слова. Предмет изобретени Матричный сумматор, содержащий регн- етры групп разр дов суммируемых чисел, вьсходш которых соединены соответственно со входами матриц значений переносов между группами разр дов и матриц сумм групп разр дов, выходы которых подключены соответственно к первым входам схем | И, выходы KOTOpJbix соединены со входами выходных регистров групп разр дов сумматора , о т л и ч а; ю щ и и с тем, что, с целью увеличени быстродействи , выходы регистров групп разр дов суммируемых чисел соединены со входами матриц , значений сумм, ..увеличенных на единицу | разр да данной группы, и матриц признаков возможности переносов, выходы которых совместно с выходами матриц переносов подключены ко входам управл$пощей. матрицы, выходы которой св заны соответственно со вторыми входами схем И н i со вторыми .входами дополнительных схем И, первые входы которых соединены соот- ветственно с выходами матриц значений I сумм, увеличенных на единицу разр да группы, а выходы - с соответствующими I входами выходного регистра групп разр дов сумматора.(54) THE MATRIX SUMMER of the villages and the output register of 4 groups of bits of the adder are in the following state: When entering summable numbers. On registers 1 from the outputs of matrix 2: the values of the sums of groups of bits, with outputs, are removed. matrc 7 - the values of the sums increased by the unit of the least significant bit given; the groups are fed to the circuits AND 5 and 6, which are located at the input of the output register 4. Simultaneously from the matrices 3 and 9, the signals are sent to the control matrix 8, which, according to a predetermined algorithm, generates a control word at the output. The output register is set to the state corresponding to the result of the summation of the NC of the initial numbers by the value of the output signals of the matrices 2 and 7 and the control word. The subject of the invention is a matrix adder containing registers of groups of bits of summable numbers, all of which are connected respectively to the inputs of the matrix of transfer values between groups of bits and the matrix of sums of groups of bits, the outputs of which are connected respectively to the first inputs of circuits | And, the outputs of KOTOpJbix are connected to the inputs of the output registers of the groups of bits of the adder, about t and d; y u and with the fact that, in order to increase speed, the outputs of the registers of groups of bits of summable numbers are connected to the inputs of matrices, the values of the sums increased by one | the discharge of this group, and the matrixes of the signs of the possibility of hyphenation, the outputs of which, together with the outputs of the matrix of carries, are connected to the control inputs of the port. matrices whose outputs are associated respectively with the second inputs of the I and N circuits with the second inputs of the additional I circuits, the first inputs of which are connected respectively with the outputs of the matrices of the I values of the sums increased by one bit of the group, and the outputs with the corresponding I inputs output register of groups of bits of the adder.