SU826341A1

SU826341A1 - Multiplier

Info

Publication number: SU826341A1
Application number: SU792801730A
Authority: SU
Inventors: Валерий Иванович Кочергин; Анатолий Федорович Лекарев
Original assignee: Предприятие П/Я Г-4514
Priority date: 1979-06-23
Filing date: 1979-06-23
Publication date: 1981-04-30

Description

II

Изобретение относитс к вычисли- ; тельной технике и предназначаетс , в основном, дл использовани в елед ще-регулировочных электроприводах переменного и посто нного тока с цифровым управлением, где используютс многофазные коды, а управление этими электроприводами осуществл етс от вычислительной машины, работающей в двоичном коде.The invention relates to computing; This technology is mainly intended for use in variable-control AC and DC digital-controlled electric drives, where multi-phase codes are used, and these electric drives are controlled from a computer running in binary code.

Известны электроприводы посто нно го и переменного тока, использующие арифметические устройства, работающие в многофазном коде fl .DC and AC electric drives are known, using arithmetic devices operating in the multiphase code fl.

Эти коды выполн ютс дл систем с основанием п 4,6,8,10... Принцип формировани многофазного кода по сним на примере п тифазного кода (п 10), сигналы которого приведены в таблице. В таблице также приведены названные эквивалентные п тифазному коду цифровые сигналы унитарного дес тичного кода . Эти эквивалентные цифровые сигналы унитарногоThese codes are executed for systems with a base of 4,6,8,10 ... The principle of forming a multi-phase code is taken using the example of a five-phase code (p 10), the signals of which are shown in the table. The table also shows the digital signals of the unitary decimal code that are equivalent to the standard code. These equivalent digital unitary signals

кода могут быть определены при необходимости двувходовыми элементами И (последний столбец таблицы) на входы которых поступают пр ные и инверсные сигналы многофазного кода. 38 Продолжение таблицы 7 О 00 1 . 8 0-00 о 9 Известны устройства умножени , ра ботающие в двоичном коде (п 2) Использование таких устройств дл случа , когда одно из заданных чисел задано в многофазном коде и необходи результат умножени также в многофаз ном коде, требует наличи на входе и выходе устройства умножени преобразователей из одного кода в другой (многофазного в двоичный и двоичного в многофазный), что приводит к увели чению оборудовани и дополнительному снижен1по быстродействи . Вместе с те известно, что системы с основанием п 2 обладают более высоким быстродействием и, следовательно, переход к системе с основанием п 2 нецелесообразен . Наиболее близким к предлагаемому вл етс устройство дл умножени , содержащее генератор кратностей и бл суммировани , в котором вход множимо устройства подключен к входу генератора кратностей, выходы которого соединены СО входом блока суммировани выход которого вл етс выходом устройства З. Однако при задании множимого в многофазном коде выполнение такого устройства усложн етс за счет необходимости перевода множимого в двоич но-кодированную систему счислени . Цель изобретени - упрощение устройства при задании множимого в многофазном коде. Поставленна цель достигаетс тем что.в устройстве дл умножени , содержащем генератор кратностей и бдок суммировани , причем входы разр дов множимого устройства подключены ко входам генератора кратностей, а выхо ды блока суммировани подключены к выходам разр дов произведени устройства , входы генератора кратностей соединены с информационными входами соответствующих блоков элементов И, 4 выходы которых соединены с соответствующими входами блока суммировани , управл ющие входы блоков элементов И, соединены с входами соответствуюгцих разр дов множител устройства, а генератор кратностей содержит (m-l) блоков умножени на два в многофазном коде т-разр дного множител , причем входы п-ичных разр дов (, п - основание системы счислени ) первого блока умножени на два в многофазном коде соединены с входами генератора кратностей, входы разр дов каждого из. блоков умножени на два в многофазном коде соединены с соответствующим входом генератора кратностей, выходы разр дов т-го блока умножени на два в многофазном коде соединены с т-ми выходами генератора кратностей. Кроме того, каждый блок умножени на два в многофазном коде содержит к узлов умножени на два в многофазном коде,входы каждого из которых вл ютс входами соответствующего п-ичного разр да (п , п - основание си темы счислени ) блока умножени на два, а выходы - выходами соответствующего п-ичного разр да блока умножени , вход переноса каждого узла умножени на два в многофазном коде подключен ко входу старшего двоичного разр да предьщущего узла змножени на два в многофазном коде. Кроме того, узел умножени на два в многофазном коде содержит элементы И, ИЛИ и НЕ и дешифратор, который содержит группу п/2 элементов равнозначности , причем входы дешифратора соединены с соответствующими п/2 входами узла, сигналы на которых образуют двоичное представление разр да п-ичного многофазного кода, выход каждого из элементов равнозначности соединен с соответствук цим выходом дешифратора , входы первого элемента равнозначности соединены с первым и П/2-М входами дешифратора, входы каждого JTO элемента равнозначности (j 2,...., п/2) соединены с j-м и (j-j)-H входами дешифратора, 1-ый выход дешифратора { 2,.. . ,т +, где Х j - цела часть Х) соединен со входами элементов ИЛИ с первого по 2(1-)-й, q-ый вход дешифратора (q .) соединен со входами элементов ИЖ с (п -2q +)-го по R/2-й, i-ий выход дешифратора (i 1,...,- ) соединен с первым вхо582 дом i-го элемента И, вторые входы пер вого элемента И и 1-х элементов И соединены со входом переноса узла умножени на два в многофазном коде, выход первого элемента И соединен со вх дом первого элемента ИЛИ, выход J-ro элемента И - со входом (21-1)-го эле мента ИЛИ, вторые входы q-x элементов И через элемент НЕ соединен со входом переноса узла умножени на два в многофазном коде, выход q-ro элемен та И соединен со входом (n-2q)-ro элемента ИЛИ, выход i-ro элемента ИЛИ подключен к i-му выходу узла, сигналы на выходах узла образуют двоичное представление разр да, а п-ичного мно гофазного кода. На фиг, 1 приврдена блок-схема уст ройства дл умноженн ; на фиг. 2 соотношение между сигналами многофазного кода и сигналами дес тичного кода на фиг. 3 структурна схема блока умножени на два в многофазном коде; на фиг.А функциональна схема узла умножени на два в многофазном коде. Число А (множимое) задано л многоФазном коде, число В (множитель) - в двоичном, например четьфех-разр дном ( BO. B, B, Входы разр дов множимого А соединены со входами генератора кратностей 1, который содержит (m-l) блоков умножени на два в многофазном коде ( т - разр дность множител , в данном случае m 4), причем входы п-ичных разр дов (п - основа системы счислени , в данном случае п 10) первого блока 2 вл ютс входами генератора кратностей 1, а входы каждого последующего блока 2 соединены с выходами предыдущего блока 2. Сформированные блоком кратностей значени А, 2А, 4А 8А поступают на входы блоков элементов И 3-6 соответственно,на управл ющие входы которых подаютс значени разр дов множител В, В, Б, В-. &1ХОДЫ блоков элементов И 3-6 подклю чены ко входам блока 7 суммировани , состо щего из последовательно соединеннных суммирук цих узлов 8-10, на выходе которого формируетс значе ние произведени АВ в многофазном коде. КаждьШ блок 2 умножени на два в многофазном коде образует К узлов 1I умножени на два в многофазном коде (К - разр дность числа в п-ичной 6 системе счислени , в данном случае К 3). При этом входы первого разр да, на которые поступают сигналы соединены с входами первого узла I1 умножени на два, вход, на который поступает сигнал (i, соединен с входом переноса следующего узла I1 умножени на два. Входы второго разр да, на которые поступают сигналы , соединены с входами второго узла II, вход Qy соединен с входом переноса следукмцего узла 1 1 умножени на два и т.д. На функциональной схеме узла 1t умножени на два К-го разр да (фагЛ) входы СГ -цу соединены с входами дешифратора 12, который состоит из элементов равнозначности 13-17, формирующих соответственно выходные сигналы по следующему закону. QfVQ.Q, , TI jvQiQj, 2 - QjQ,, 3 VS (i;v i- i5Выходные сигналы А А г формируютс на выходах элементов РШИ 18-22, один из выходов которых соединен с выходом элемента И 23-27. Два других входа элементов ШШ 18 и 19 соединены с выходами элементов равнозначности 14 и 15. Два других входа элементов ИЛИ 20 и 21 соединены с выходами элементов равнозначности 15 и 16. Два других входа элемента ИЛИ 22 соединены с выходам элементов равнозначности 16 и 17. Первые входы элементов И 23-27 соединены с выходами элементов равнозначности 13, 16, 14, 17, 15 соответственно. Вторые входы элементов И 23, 25 и 27 соединешл с входом переноса данного узла II, который через элемент НЕ 28 соединен с вторыми входафш элементов И 24 н 26. Сигналы на выходных шинах,К-го узла П у1 шокенн на два формируютс по следуихции логическим зависимост м (iV6)(2V7)v(B() l -, (1V6)()(R.r(3 8))(2) Pf. (2V7)v{«3V8«)/{.,(MV )) .. (3) А - (2V7)()i/(e(W .о..)) (1,) AV ()i(«V9)u{P,,(2V 7))(5)code can be determined, if necessary, And elements (the last column of the table) to the inputs of which are received the direct and inverse signals of a multi-phase code. 38 Continuation of the table 7 О 00 1. 8 0-00 o 9 Multiplying devices working in binary code are known (p 2) The use of such devices for the case when one of the given numbers is specified in a multi-phase code and the result of multiplication is also required in a multi-phase code requires input and output devices multiplying converters from one code to another (multiphase to binary and binary to multiphase), which leads to an increase in equipment and an additional reduction in speed. Together with those it is known that systems with a base n 2 have a higher speed and, therefore, the transition to a system with a base n 2 is impractical. The closest to the proposed device is a multiplier containing a multiplicity generator and a summation block, in which the input of the device multiplier is connected to the input of a frequency generator, the outputs of which are connected with the input of the summation unit, the output of which is the output of the device Z. However, when specifying a multiplicand in a multiphase code The implementation of such a device is complicated by the need to translate the multiplicand into a binary-coded number system. The purpose of the invention is to simplify the device when specifying a multiplicand in a multi-phase code. The goal is achieved by the fact that in a multiplier containing a frequency generator and summation bds, the inputs of multiplicable devices are connected to the inputs of a frequency generator, and the outputs of the summation block are connected to the output of the device bits, the inputs of a frequency generator are connected to information inputs corresponding blocks of elements And, 4 outputs of which are connected to corresponding inputs of the block of summation, control inputs of blocks of elements And, are connected to inputs of corresponding The cych bits of the device multiplier, and the multiplicity generator contains (ml) multiplication blocks by two in a multiphase code t-bit multiplier, and the inputs of the n-like bits (, n is the base of the number system) of the first multiplication unit by two in the multiphase code are connected with inputs of a generator of multiplicities, inputs of bits of each of. multiply by two blocks in a multi-phase code are connected to the corresponding input of a generator of multiplicities, the outputs of bits of the m-th block of multiplication by two in a multiphase code are connected to m-outputs of a generator of multiplicities. In addition, each multiplication unit by two in a multiphase code contains multiplication units by two in a multiphase code, the inputs of each of which are the inputs of the corresponding n-ary bit (n, n is the base of the numbering system) of the multiplication unit by two, and the outputs are outputs of the corresponding p-ary bit of the multiplication unit, the transfer input of each multiplication node by two in a multi-phase code is connected to the input of the higher binary bit of the previous multiplying node by two in a multi-phase code. In addition, the multiply by two node in the multi-phase code contains the elements AND, OR, and NOT and the decoder, which contains a group of n / 2 elements of equivalence, and the inputs of the decoder are connected to the corresponding n / 2 inputs of the node, the signals on which form a binary representation of the digit - personal multiphase code, the output of each element of equivalence is connected to the corresponding output of the decoder, the inputs of the first element of equivalence are connected to the first and P / 2-M inputs of the decoder, the inputs of each JTO element of equivalence (j 2, ...., p / 2 ) with Uniform with j-th and (j-j) -H decoder inputs, the first output of the decoder {2, ... , t +, where X j is the whole part X) is connected to the inputs of the elements OR from the first to 2 (1 -) - th, q-th input of the decoder (q.) is connected to the inputs of the elements IL with (n -2q +) - go r / 2-i, i-th output of the decoder (i 1, ..., -) is connected to the first input of the 82nd house of the i-th element AND, the second inputs of the first element AND and 1-element AND are connected to the transfer input node multiplication by two in a multi-phase code, the output of the first element AND is connected to the input of the first element OR, the output of the J element of the AND element to the input of the (21-1) th element OR, the second inputs qx of the elements AND through the element is NOT connected to mind transfer input The legs are two in a multi-phase code, the output of the q-ro element is AND connected to the input of the (n-2q) -ro element OR, the output of the i-ro element OR is connected to the i-th output of the node, the signals at the outputs of the node form a binary representation of the bit , and a p-ary multiphase code. In FIG. 1, a block diagram of a device for multiplied; in fig. 2, the relationship between the multi-phase code signals and the decimal code signals in FIG. 3 is a block diagram of a multiplier by two in a multi-phase code; in FIG. A, a functional diagram of a multiply node by two in a multi-phase code. The number A (multiplicand) is given in a multi-phase code, the number B (multiplier) is in binary, for example four-bit (BO. B, B, The inputs of the bits of the multiplicand A are connected to the inputs of a generator of multiplicities 1, which contains (ml) multiplications two in a multi-phase code (t is the multiplier of the multiplier, in this case m 4), and the inputs of the n-ary bits (n is the basis of the number system, in this case n 10) of the first block 2 are the inputs of a generator of multiplicities 1, and the inputs of each subsequent block 2 are connected to the outputs of the previous block 2. Formed by a block of multiplicities the values of A, 2A, 4A and 8A are fed to the inputs of the blocks of elements 3-6 and 6, respectively, to the control inputs of which the values of the bits of the multiplier B, B, B, B- & 1 of the blocks of the terminals 3 and 3-6 are connected to the inputs summation unit 7 consisting of sequentially connected summation nodes 8-10, at the output of which the value of the product AB in the multiphase code is formed. Each block 2 multiplies by two in the multiphase code forms K nodes 1I multiplying by two in the multiphase code (K - the digit number in the n-ary 6 number system, in this case K 3 ). In this case, the inputs of the first bit, to which signals are received, are connected to the inputs of the first node I1 multiplied by two, the input to which the signal arrives (i, is connected to the transfer input of the next node I1 multiplied by two. The inputs of the second bit, to which signals arrive , connected to the inputs of the second node II, the input Qy is connected to the transfer input of the next node 1 1 multiplying by two, etc. In the functional diagram of the node 1t multiplying by two K-th bit (phagL), the SG inputs are connected to the decoder inputs 12, which consists of elements of equivalence 13-17, odds corresponding to the output signals according to the following law: QfVQ.Q,, TI jvQiQj, 2 - QjQ ,, 3 VS (i; v i-i5) The output signals A And g are formed at the outputs of RSII 18-22 elements, one of the outputs of which is connected to the output element 23-27. Two other inputs of elements SHS 18 and 19 are connected to outputs of equivalence elements 14 and 15. Two other inputs of elements OR 20 and 21 are connected to outputs of elements of equivalence 15 and 16. Two other inputs of element OR 22 are connected to outputs of elements equivalences 16 and 17. The first inputs of the elements And 23-27 are connected to the outputs of the elements and values of 13, 16, 14, 17, 15, respectively. The second inputs of elements AND 23, 25 and 27 are connected to the transfer input of this node II, which is connected to the second input of elements AND 24 and 26 through the element NO 28. The signals on the output buses of the K-th node P y1 are two shoken by the following dependencies (iV6) (2V7) v (B () l -, (1V6) () (Rr (3 8)) (2) Pf. (2V7) v {"3V8") / {., (MV)) .. (3) A - (2V7) () i / (e (W .о ..)) (1,) AV () i ("V9) u {P ,, (2V 7)) (5)

Устройство дл умножени работает следующим образом.The multiplier operates as follows.

Число многофазного кода А поступает на генератор кратностей 1, где происходит его умножение на два,на первом блоке 2, с выхода которого число А поступает в следующий блок 2,The number of multi-phase code A is fed to a generator of multiplicities 1, where it is multiplied by two, in the first block 2, from the output of which the number A goes to the next block 2,

где происходит его умножение на два и т.д. Работа блоков 2 идентична и Поэтому, рассмотрим К-ый разр дньш узел одного из этих блоков. При кодеwhere is it multiplied by two, etc. The operation of blocks 2 is identical and therefore, consider the K-th discharge node of one of these blocks. With code

на входах эквивалентном цифре О ( 1, Qj. о) не будет сигнала переноса в старший разр д Р О, а если при этом мет сигнала переноса из младшего разр да (f О) , то в соответствии с выражени ми (1)-(5) на всех выходах будут нулевые сигналь ( о, А О, Л%- О, А7 О, Ад 0 ,что также соответствует цифре О на выходе.При наличии сигнала переноса из младшего разр да РК- в соответствии с выражением (l) по витс сигнал )Что соответствует цифре 1 на выходе разр да.at the inputs the equivalent digit O (1, Qj. o) will not have a transfer signal to the highest bit of P O, and if in this case the met of the transfer signal from the low bit (f O), then in accordance with expressions (1) - ( 5) on all outputs there will be zero signals (o, a o, k% - o, a7 o, hell 0, which also corresponds to the digit o on the output. If there is a transfer signal from the lower bit of the RC, in accordance with the expression (l) Wits signal) What corresponds to the number 1 at the output of the discharge.

При коде на входных шинах, эквивалентном цифре 5 ( 1, Q. U работа узла 1 происходит аналогичным образом с той лишь разницей , что формируетс сигнал переноса в старший разр д Р When the code on the input tires is equivalent to 5 (1, Q. U, operation of node 1 occurs in a similar way with the only difference that a transfer signal to the highest bit P

При коде на входах, эквивалентном цифре 1,( 0), не будет сигнала переноса в старший разр д , а если при этом нет сигнала пе из младшего разр да РК. О, то в соответствии с выражени ми (1) (5) А t. А5; 1. А О, А 4 О, Аj О,.что соответствует эквивалентной цифре 2 на выходе. При наличии When the code on the inputs is equivalent to 1, (0), there will be no transfer signal to the high bit, and if there is no ne signal from the low bit of the RK. Oh, then in accordance with expressions (1) (5) A t. A5; 1. A O, A 4 O, Aj O, which corresponds to the equivalent figure 2 at the output. In the presence of

-сигнала переноса из младшего разр да Рк.4 и в соответствии с (З) - А«/ , AV О, А 4 О, О, что соответствует цифре 3 на выходе.-signal of the transfer from the low bit Pk.4 and in accordance with (C) - A «/, AV O, A 4 O, O, which corresponds to the number 3 at the output.

При коде на входных шинах, Э1:вива лентном цифре 6 ( , QWhen the code on the input tires, E1: vivalent number 6 (, Q

1) э работа -схемы происходит аналогично с тойлишь разницей, что формируетс сигнал переноса в старший разр д Р 1 и т.д. 1) This work of the circuit occurs similarly with the difference that a transfer signal to the highest bit P 1 is generated, and so on.

Если на управл ющих входах блоков элементов И 3-6 имеютс сигналы В, В 1, 82 I, В 1, то число многофазного кода А и результаты умножени 2А, 4Aj ЗА поступают в блок 7 суммировани .If the control inputs of the And 3-6 units are signals B, B 1, 82 I, B 1, then the number of the multi-phase code A and the multiplication results 2A, 4Aj FOR are received in block 7 of the summation.

Если на управл ющем входе какоголибо блока элементов И 3-6 нет сигнала , то на выходах всех разр дов этого блока будут нулевые сигналы, что в соответствии с таблицей эквивалентно нулевому значению слагаемогоIf there is no signal at the control input of any AND 3-6 block of elements, then the outputs of all bits of this block will contain zero signals, which, in accordance with the table, is equivalent to the zero value of the term

Таким образом, в результате сложени в блоках 8-10 многофазных сигналов с выходов блоков элементов И 3-6 формируетс результат умножени двух чисел А и В, одно из которых задано в многофазном коде, а другое в двоичном.Thus, as a result of the addition, in blocks 8–10 of multiphase signals from the outputs of blocks of elements I 3–6, the result of multiplying two numbers A and B is formed, one of which is specified in the multi-phase code and the other in binary.

Claims

1. A device for multiplying, containing a frequency generator and a summation unit, wherein the bits of the multiplicable device are connected to the inputs of a frequency generator, and the outputs of the sum block are connected to the output bits of the device bits, characterized in that, in order to simplify the device when setting the multiplicand the multi-phase code, the outputs of the generator of multiples are connected to the information inputs of the corresponding blocks of elements I, the outputs of which are connected to the corresponding inputs of the summation block, the control inputs The units of the AND block are connected to the inputs of the corresponding bits of the device multiplier, and the multiplicity generator contains (t-1) multiplication blocks, by two, in the multiphase code of the M-bit multiplier, the inputs of the I-ary bits (And 2, V the base of the numeration system of the first multiplier by two in a multi-phase code is connected to the inputs of a frequency generator, the inputs of the bits of each of the multiplying blocks by two in a multi-phase code are connected to the corresponding inputs of a frequency generator, the outputs of the digits of the th-th multiplication unit | m code connected

with t-m outputs of the multiplicity generator I

2. The device according to claim 1, characterized in that each multiplication unit by two in a multiphase code contains multiplication nodes to two in a multiphase code, the inputs of each of which are the inputs of the corresponding n-ary bit (n 2, n the base of the system the multiplication unit by two, and the outputs by the outputs of the corresponding p-ary bit of the multiplication unit; the transfer input of each multiplication node by two in a multi-phase code is connected to the input of the higher binary bit of the previous multiplication node by two in a multi-phase code.

3. The device according to claim 2, characterized by the fact that the multiply by two node in the multi-phase code contains the elements AND, OR and NOT and the decoder, which contains the group n / 2 elements of equivalence, and the inputs of the decoder are connected to the corresponding / 2 inputs of the node, the signals on which form a binary representation of the discharge of the p-ary multiphase code, the input of each of the elements of equivalence is connected to the corresponding output of the decoder, the inputs of the first element of equivalence are connected to the first and n / 2-M inputs of the decoder, the inputs of each j- ro eleme This equivalence (j 2j ..., n / 2) is connected to JM and (j-1) -th inputs of the decoder, the 1st output of the decoder (, ..., where x is the whole part x) is connected to the inputs of the elements OR from the first through 2 (1-1) th q-th input of the decoder (, ..., p / 2) is connected to the inputs of the elements OR from () -th to n / 2nd, t-th output of the decoder

% in |

(, ..., p / 2) is connected to the first input of the i-ro element And, the second inputs of the first element And and elements And are connected to the transfer input of the multiplication node by two in a multi-phase code, the output of the first element AND is connected to the input of the first element OR, the output of the 1st element AND is with the input (21-1) of the OR element, the second inputs qx of the elements AND are NOT connected through the element to the transfer input of the multiplication node by two in a multi-phase code, the output q of the AND element is connected to the input ( -2Y-d element OR, the output of the G-th element OR is connected to the} th output of the node, the signals at the outputs of the node form a binary Representation of a discharge of an i-ary multiphase code.

Sources of information taken into account in the examination

1. USSR author's certificate No. 62U90, cl. H 03 K 13/00, 1976.

2. Rabiner L. and Gould P. Theori

and the use of digital processing. M., Mir, 1978, pp. 568-580.

3. “hicTep M. Logical design of digital computers. Kiev, Technique, 1964, p. 292-293, fig. 9-16 (prototype).

L

J

.one