RU2018932C1

RU2018932C1 - Multiplication and division matrix unit

Info

Publication number: RU2018932C1
Authority: RU
Inventors: А.А. Шостак; Л.О. Шпаков
Original assignee: Научно-исследовательский институт электронных вычислительных машин
Priority date: 1991-07-03
Filing date: 1991-07-03
Publication date: 1994-08-30

Abstract

FIELD: computer technology. SUBSTANCE: device has matrix with cells of two types. The second type cells and corresponding couplings provide reduction in expenses for equipment. EFFECT: reduced expenses. 2 cl, 3 dwg

Description

Изобретение относится к вычислительной технике и может быть применено в быстродействующих арифметических устройствах для выполнения операций умножения и деления чисел. The invention relates to computer technology and can be applied in high-speed arithmetic devices for performing operations of multiplication and division of numbers.

Известны матричные устройства для умножения и деления, построенные из ячеек нескольких типов [1]. Known matrix devices for multiplication and division, built from cells of several types [1].

Недостатками этих устройств являются большое количество аппаратуры, неоднородность структуры из-за нерегулярности связей между ячейками и применение ячеек нескольких типов. The disadvantages of these devices are a large number of equipment, heterogeneity of the structure due to irregular connections between cells and the use of several types of cells.

Наиболее близким по технической сущности к изобретению является матричное устройство для умножения и деления, содержащее матрицу ячеек из k строк и m столбцов, группы из k элементов ИЛИ, первую группу из k-1 элементов И, вторую группу из k-1 элементов И, третью группу из m элементов И и дополнительную строку из k ячеек, причем первый и второй выходы i-й ячейки строк с первой по k-ю (i = 1,...,m-1) соединены с первым и вторым входами (i+1)-й ячейки этой же строки соответственно, третий выход (i+1)-й ячейки строк с первой по k-ю соединен с третьим входом i-й ячейки этой же строки, четвертый выход j-й ячейки (j = 1,...,k-1) столбцов с второго по m-й соединен с четвертым входом (j+1)-й ячейки столбцов с первого по (m-1)-й соответственно, пятый выход j-й ячейки столбцов с первого по m-й соединен с пятым входом (j+1)-й ячейки этого же столбца, пятый вход ячеек с первой по m-ю первой строки соединен с соответствующим разрядом первого информационного входа устройства, первый выход ячеек с первой по k-ю m-го столбца соединен с третьим входом этой же ячейки, четвертый выход ячеек с первой по m-ю k-й строки соединен с соответствующим разрядом первого выхода устройства, первый вход режима работы устройства соединен с первыми входами элементов И первой, второй и третьей групп, с первыми входами элементов ИЛИ группы и с первым входом первой ячейки первого столбца, вторые входы элементов ИЛИ группы соединены с соответствующими разрядами второго информационного входа устройства, вторые входы элементов И второй и третьей групп соединены с соответствующими разрядами третьего информационного входа устройства, выходы элементов ИЛИ с первого по k-й группы соединены с вторыми входами ячеек с первой по k-ю первого столбца соответственно, выходы элементов И с первого по m-й третьей группы соединены с четвертыми входами ячеек с первой по m-ю первой строки соответственно, выходы элементов И с первого по (k-1)-й второй группы соединены с четвертыми входами ячеек с второй по k-ю m-го столбца соответственно, выходы элементов И с первого по (k-1)-й первой группы соединены с первыми входами ячеек с второй по k-ю первого столбца соответственно, третий выход ячеек с первой по (k-1)-ю первого столбца соединен с четвертым входом ячеек с второй по k-ю дополнительной строки соответственно и с вторым входом элементов И с первого по (k-1)-й первой группы соответственно, третий выход k-й ячейки первого столбца соединен с четвертым входом k-й ячейки дополнительной строки, четвертый выход ячеек с первой по (k-1)-ю первого столбца соединен с пятым входом ячеек с второй по k-ю дополнительной строки соответственно, первый и второй выходы j-й ячейки дополнительной строки соединены с первым и вторым входами (j+1)-й ячейки этой же строки соответственно, третий выход (j+1)-й ячейки дополнительной строки соединен с третьим входом j-й ячейки этой же строки, первый выход k-й ячейки дополнительной строки соединен с третьим входом этой же ячейки, первый вход первой ячейки дополнительной строки соединен с пятым входом этой же ячейки и входом уровня логического "0" устройства, второй вход режима работы устройства соединен с вторым входом первой ячейки дополнительной строки, четвертый выход ячеек с первой по k-ю дополнительной строки соединен с выходами соответствующих разрядов второго выхода устройства [2]. The closest in technical essence to the invention is a matrix device for multiplication and division, containing a matrix of cells of k rows and m columns, a group of k elements OR, a first group of k-1 elements AND, a second group of k-1 elements AND, a third a group of m AND elements and an additional row of k cells, with the first and second outputs of the i-th cell of rows from the first to k-th (i = 1, ..., m-1) connected to the first and second inputs (i + 1) -th cell of the same row, respectively, the third output of the (i + 1) -th cell of rows one through k is connected to the third input of the i-th cell the same row, the fourth output of the jth cell (j = 1, ..., k-1) of the second to mth columns is connected to the fourth input of the (j + 1) -th cell of the columns from first to (m-1 ) respectively, the fifth output of the jth cell of the columns from the first to the mth is connected to the fifth input of the (j + 1) th cell of the same column, the fifth input of the cells from the first to mth of the first row is connected to the corresponding bit of the first information input of the device, the first output of the cells from the first to the kth mth column is connected to the third input of the same cell, the fourth output of the cells from the first to the mth kth row is connected with the corresponding time the poison of the first output of the device, the first input of the operating mode of the device is connected to the first inputs of the AND elements of the first, second and third groups, with the first inputs of the elements of the OR group and with the first input of the first cell of the first column, the second inputs of the elements of the OR group are connected to the corresponding bits of the second information input devices, the second inputs of the elements And the second and third groups are connected to the corresponding bits of the third information input of the device, the outputs of the OR elements from the first to the k-th group are connected to the second inputs dams of cells from the first to the k-th first column, respectively, the outputs of the And elements from the first to the m-th third group are connected to the fourth inputs of the cells from the first to the m-th first row, respectively, the outputs of the And elements from the first to (k-1) - of the second group are connected to the fourth inputs of cells from the second to the k-th mth column, respectively, the outputs of the elements And from the first to (k-1) of the first group are connected to the first inputs of the cells from the second to k-th first column, respectively the third output of cells from the first to (k-1) -th first column is connected to the fourth input of cells from the second the kth additional row, respectively, and with the second input of AND elements from the first to the (k-1) first group, respectively, the third output of the kth cell of the first column is connected to the fourth input of the kth cell of the additional row, the fourth cell output from the first to the (k-1) th first column is connected to the fifth input of cells from the second to k-th additional row, respectively, the first and second outputs of the j-th cell of the additional row are connected to the first and second inputs of the (j + 1) -th cells of the same row, respectively, the third output of the (j + 1) -th cell of the additional row connected to the third input of the jth cell of the same row, the first output of the kth cell of the additional row is connected to the third input of the same cell, the first input of the first cell of the additional row is connected to the fifth input of the same cell and the input of the logic level “0” of the device, the second input of the operation mode of the device is connected to the second input of the first cell of the additional line, the fourth output of the cells from the first to the k-th additional line is connected to the outputs of the corresponding bits of the second output of the device [2].

Кроме этого, ячейка матричного устройства для умножения и деления содержит одноразрядный сумматор, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент И, причем первый вход ячейки соединен с ее первым выходом и первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с выходом элемента И, первый вход которого соединен с вторым входом ячейки и вторым ее выходом, третий вход которой соединен с входом переноса одноразрядного сумматора, первый вход которого соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход переноса одноразрядного сумматора соединен с третьим выходом ячейки, четвертый вход которой соединен с вторым входом одноразрядного сумматора, выход которого соединен с четвертым выходом ячейки, пятый вход которой соединен с ее пятым выходом и вторым входом элемента И. In addition, the cell of the matrix device for multiplication and division contains a single-bit adder, an EXCLUSIVE OR element, and an AND element, the first input of the cell being connected to its first output and the first input of the EXCLUSIVE OR element, the second input of which is connected to the output of the AND element, the first input of which is connected with the second input of the cell and its second output, the third input of which is connected to the transfer input of the single-bit adder, the first input of which is connected to the output of the EXCLUSIVE OR element, the transfer output of the single-bit adder is Inonii to a third cell output, a fourth input connected to a second input one-bit adder, the output of which is connected to the fourth output of the cell, a fifth input connected to the fifth output and its second input member I.

Недостатком этого устройства является большое количество аппаратуры из-за нерационального использования (особенно при делении чисел) ячеек дополнительной строки. The disadvantage of this device is the large amount of equipment due to the irrational use (especially when dividing numbers) of cells of an additional row.

Целью изобретения является сокращение аппаратурных затрат. The aim of the invention is to reduce hardware costs.

Цель достигается тем, что в матричное устройство для умножения и деления, содержащее матрицу ячеек первого типа из k строк и m столбцов, причем первый и второй выходы i-й ячейки первого типа (i = 1,...,m-1) строк с первой по k-ю соединены с первым и вторым входами (i+1)-й ячейки первого типа этой же строки соответственно, третий выход (i+1)-й ячейки первого типа строк с первой по k-ю соединен с третьим входом i-й ячейки первого типа этой же строки, четвертый выход j-й ячейки первого типа (j = 1,...k-1) столбцов с второго по m-й соединен с четвертым входом (j+1)-й ячейки первого типа столбцов с первого по (m-1)-й соответственно, пятый выход j-й ячейки первого типа столбцов с первого по m-й соединен с пятым входом (j+1)-й ячейки первого типа этого же столбца, пятый вход ячеек первого типа с первого по m-ю первой строки соединен с соответствующим разрядом первого информационного входа устройства, первый выход ячеек первого типа с первой по k-ю m-го столбца соединен с третьим входом этой же ячейки, четвертый выход ячеек первого типа с первой по m-ю k-й строки соединен с соответствующим разрядом первого выхода устройства, введены k ячеек второго типа, причем первый и второй выходы ячеек второго типа с первой по k-ю соединены соответственно с первым и вторым входами ячеек первого типа с первой по k-ю первого столбца соответственно, третий выход первой ячейки второго типа соединен с выходом переполнения устройства, первый вход первой ячейки второго типа соединен с входом уровня логической "1" устройства, второй вход ячеек второго типа с первой по k-ю соединен с соответствующим разрядом второго информационного входа устройства, третий вход ячеек второго типа с первой по k-ю соединен с третьим выходом ячеек первого типа с первой по k-ю первого столбца соответственно, четвертый вход ячеек второго типа с второй по k-ю соединен с четвертым выходом ячеек первого типа с первой по (k-1)-ю первого столбца соответственно, пятый выход ячеек второго типа с первой по (k-1)-ю соединен с пятым входом ячеек второго типа с второй по k-ю соответственно, третий выход ячеек второго типа с второй по k-ю соединен с шестым входом ячеек второго типа с первой по (k-1)-ю соответственно, шестой вход k-й ячейки второго типа соединен с входом логического "0" устройства, четвертый выход ячеек второго типа с первой по (k-1)-ю соединен с первым входом ячеек второго типа с второй по k-ю соответственно и с выходами соответствующих разрядов второго выхода устройства, пятый вход первой ячейки второго типа соединен с входом режима работы устройства, четвертый выход k-й ячейки второго типа соединен с выходом младшего разряда второго выхода устройства, четвертый вход каждой ячейки первого типа первой строки и m-го столбца соединен с входом соответствующего разряда третьего информационного входа устройства, четвертый вход первой ячейки второго типа соединен с входом старшего разряда третьего информационного входа устройства. The goal is achieved in that in a matrix device for multiplication and division, containing a matrix of cells of the first type of k rows and m columns, the first and second outputs of the i-th cell of the first type (i = 1, ..., m-1) of rows from the first to the kth are connected to the first and second inputs of the (i + 1) -th cell of the first type of the same row, respectively, the third output of the (i + 1) -th cell of the first type of rows from the first to k-th is connected to the third input i-th cell of the first type of the same row, the fourth output of the j-th cell of the first type (j = 1, ... k-1) of columns from the second to the m-th is connected to the fourth input of the (j + 1) -th cell of the first type of columns from the first to the (m-1) th, respectively, the fifth output of the j-th cell of the first type of the first to m-th columns is connected to the fifth input of the (j + 1) -th cell of the first type of the same column, the fifth input the first type of cells from the first to the mth first row is connected to the corresponding bit of the first information input of the device, the first output of the first type cells from the first to the kth mth column is connected to the third input of the same cell, the fourth output of the first type cells from the first on the m-th k-th line is connected to the corresponding bit of the first output of the device, in k cells are of the second type, and the first and second outputs of the cells of the second type from the first to the kth are connected respectively to the first and second inputs of the cells of the first type from the first to the kth of the first column, respectively, the third output of the first cell of the second type is connected to the overflow output devices, the first input of the first cell of the second type is connected to the input level of the logical "1" device, the second input of the cells of the second type from the first to the kth is connected to the corresponding bit of the second information input of the device, the third input of the cells of the second type with the kth is connected to the third output of the cells of the first type from the first to the kth of the first column, respectively, the fourth input of the cells of the second type from the second to the kth is connected to the fourth output of the cells of the first type from the first to (k-1) of the first column, respectively, the fifth output of cells of the second type from the first to (k-1) th is connected to the fifth input of cells of the second type from the second to k-th, respectively, the third output of cells of the second type from second to k-th is connected to the sixth input of cells the second type from the first to (k-1) -th, respectively, the sixth input of the k-th cell of the second type is connected to the input logical "0" device, the fourth output of the cells of the second type from the first to (k-1) -th is connected to the first input of the cells of the second type from the second to the k-th, respectively, and with the outputs of the corresponding bits of the second output of the device, the fifth input of the first cell of the second type connected to the input of the operating mode of the device, the fourth output of the k-th cell of the second type is connected to the output of the least significant bit of the second output of the device, the fourth input of each cell of the first type of the first row and m-th column is connected to the input of the corresponding bit of the third information stroke device, the fourth input of the first cell of the second type is connected to the input of the third MSB data input device.

Цель достигается также тем, что ячейка второго типа содержит одноразрядный сумматор, два элемента И, два элемента ИЛИ, элемент 2И-2ИЛИ и элемент НЕ, причем первый вход ячейки соединен с первым входом первого элемента И, выход которого соединен с первым входом первого элемента ИЛИ и с первым выходом ячейки, второй вход которой соединен с первым входом второго элемента ИЛИ, выход которого соединен с вторым выходом ячейки, третий вход которой соединен с входом переноса одноразрядного сумматора, первый вход которого соединен с четвертым входом ячейки, третий выход которой соединен с выходом второго элемента И, первый вход которого соединен с выходом элемента НЕ и первым входом элемента 2И-2ИЛИ, второй вход которого соединен с выходом суммы одноразрядного сумматора, выход переноса которого соединен с вторым входом элемента И и с третьим входом элемента 2И-2ИЛИ, выход которого соединен с четвертым выходом ячейки, пятый вход которой соединен с четвертым входом элемента 2И-2ИЛИ, с вторым входом второго элемента ИЛИ, с вторым входом первого элемента И, с входом элемента НЕ и с пятым выходом ячейки, шестой вход которой соединен с вторым входом пеpвого элемента ИЛИ, выход которого соединен с вторым входом одноразрядного сумматора. The goal is also achieved by the fact that the cell of the second type contains a single-bit adder, two AND elements, two OR elements, 2I-2 OR element and NOT element, the first input of the cell being connected to the first input of the first AND element, the output of which is connected to the first input of the first OR element and with the first output of the cell, the second input of which is connected to the first input of the second OR element, the output of which is connected to the second output of the cell, the third input of which is connected to the transfer input of the single-bit adder, the first input of which is connected to the fourth input cell, the third output of which is connected to the output of the second element And, the first input of which is connected to the output of the element NOT and the first input of the element 2I-2OR, the second input of which is connected to the output of the sum of a single-bit adder, the transfer output of which is connected to the second input of the element And and the third the input of the 2I-2OR element, the output of which is connected to the fourth output of the cell, the fifth input of which is connected to the fourth input of the 2I-2OR element, with the second input of the second OR element, with the second input of the first AND element, with the input of the element NOT and with the fifth output m cell sixth input which is connected to second input of first OR gate whose output is connected to a second input one-bit adder.

Предлагаемое матричное устройство для умножения и деления содержит такие отличительные черты, как k ячеек второго типа с соответствующими связями, которые отсутствуют во всех аналогах и благодаря которым достигается положительный эффект - сокращение аппаратурных затрат. The proposed matrix device for multiplication and division contains such distinguishing features as k cells of the second type with corresponding connections that are absent in all analogues and due to which a positive effect is achieved - a reduction in hardware costs.

Введение k ячеек второго типа, которые при выполнении операции умножения преобразуют двухрядный код старшей части произведения в однорядный, а при выполнении операции деления используются как знаковые ячейки в каждом ряду, позволяет сократить аппаратурные затраты. The introduction of k cells of the second type, which, when performing the multiplication operation, transform the two-row code of the senior part of the work into single-row code, and when performing the division operation, are used as symbolic cells in each row, reduces the hardware costs.

Таким образом, так как в предлагаемом техническом решении имеются отличительные признаки, отсутствующие во всех аналогах и благодаря которым достигается положительный эффект, то техническое решение соответствует критерию "существенные отличия". Thus, since the proposed technical solution has distinctive features that are absent in all analogues and due to which a positive effect is achieved, the technical solution meets the criterion of "significant differences".

На фиг.1 приведена структурная схема матричного устройства для умножения и деления для конкретного случая m = 4 и k = 4; на фиг.2 - функциональная схема ячейки первого типа матричного устройства для умножения и деления; на фиг. 3 - функциональная схема ячейки второго типа матричного устройства для умножения и деления. Figure 1 shows the structural diagram of a matrix device for multiplication and division for a particular case m = 4 and k = 4; figure 2 is a functional diagram of a cell of the first type of matrix device for multiplication and division; in FIG. 3 is a functional diagram of a cell of a second type of matrix device for multiplication and division.

Матричное устройство для умножения и деления (фиг.1) содержит матрицу ячеек 1 первого типа из четырех строк и четырех столбцов и четыре ячейки 2 второго типа, первый 3, второй 4 и третий 5 информационные входы устройства, вход 6 режима работы устройства, входы 7₀ и 7₁ уровня логического "0" и уровня логической "1" устройства соответственно, первый 8 и второй 9 выходы устройства и выход 10 переполнения устройства.The matrix device for multiplication and division (Fig. 1) contains a matrix of cells 1 of the first type of four rows and four columns and four cells 2 of the second type, the first 3, second 4 and third 5 information inputs of the device, input 6 of the device operation mode, inputs 7 ₀ and 7 are ₁ levels of logical “0” and levels of logical “1” of the device, respectively, the first 8 and second 9 outputs of the device and output 10 of the device overflow.

Первый и второй выходы i-й ячейки первого типа строк с первой по четвертую (i = 1, 2, 3) соединены с первым и вторым входами (i+1)-й ячейки первого типа этой же строки соответственно, третий выход (i+1)-й ячейки первого типа строк с первой по четвертую соединен с третьим входом i-й ячейки первого типа этой же строки, четвертый выход j-й ячейки первого типа (j = 1, 2, 3) столбцов с второго по m-й соединен с четвертым входом (j+1)-й ячейки первого типа столбцов с первого по третий соответственно, пятый выход j-й ячейки первого типа столбцов с первого по четвертый соединен с пятым входом (j+1)-й ячейки первого типа этого же столбца, пятый вход ячеек первого типа с первой по четвертую первой строки соединен с соответствующим разрядом 3₁-3₄ первого информационного входа 3 устройства, первый выход ячеек первого типа с первой по четвертую четвертого столбца соединен с третьим входом этой же ячейки, четвертый выход ячеек первого типа с первой по четвертую четвертой строки соединен с соответствующим разрядом 8₁-8₄ первого выхода 8 устройства. Первый и второй выходы ячеек второго типа с первой по четвертую соединены соответственно с первым и вторым входами ячеек первого типа с первой по четвертую первого столбца соответственно, третий выход первой ячейки втрого типа соединен с выходом 10 переполнения устройства, первый вход первой ячейки второго типа соединен с входом 71 уровня логической "1" устройства, второй вход ячеек второго типа с первой по четвертую соединен с соответствующим разрядом 4₁-4₄ второго информационного входа 4 устройства, третий вход ячеек второго типа с первой по четвертую соединен с третьим выходом ячеек первого типа с первой по четвертую первого столбца соответственно, четвертый вход ячеек второго типа с второй по четвертую соединен с четвертым выходом ячеек первого типа с первой по третью первого столбца соответственно, пятый выход ячеек второго типа с первой по третью соединен с пятым входом ячеек второго типа с второй по четвертую соответственно, третий выход ячеек второго типа с второй по четвертую соединен с шестым входом ячеек второго типа с первой по третью соответственно, шестой вход четвертой ячейки второго типа соединен с входом 7₀ логического "0" устройства, четвертый выход ячеек второго типа с первой по третью соединен с первым входом ячеек второго типа с второй по четвертую соответственно с и выходами соответствующих разрядов 9₁-9₃второго выхода 9 устройства, пятый вход первой ячейки второго типа соединен с входом 6 режима работы устройства, четвертый выход четвертой ячейки второго типа соединен с выходом младшего разряда 9₄ второго выхода 9 устройства. Четвертый вход ячейки первого типа первой строки и четвертого столбца соединен с входом соответствующего разряда 5₂-5₆третьего информационного входа 5 устройства, четвертый вход первой ячейки второго типа соединен с входом старшего разряда 5₁ третьего информационного входа 5 устройства.The first and second outputs of the i-th cell of the first type of rows from the first to the fourth (i = 1, 2, 3) are connected to the first and second inputs of the (i + 1) -th cell of the first type of the same row, respectively, the third output (i + 1) the first cell of the first type of rows from the first to the fourth is connected to the third input of the i-th cell of the first type of the same row, the fourth output of the j-th cell of the first type (j = 1, 2, 3) columns from the second to the m connected to the fourth input of the (j + 1) -th cell of the first type of columns from first to third, respectively, the fifth output of the j-th cell of the first type of columns from first to fourth inen with the fifth input of the (j + 1) -th cell of the first type of the same column, the fifth input of the cells of the first type from the first to the fourth of the first row is connected to the corresponding bit 3 ₁ -3 _{4 of the} first information input 3 of the device, the first output of the cells of the first type with the first to the fourth of the fourth column is connected to the third input of the same cell, the fourth output of the cells of the first type from the first to the fourth fourth row is connected to the corresponding bit 8 ₁ -8 _{4 of the} first output 8 of the device. The first and second outputs of the cells of the second type from the first to the fourth are connected respectively to the first and second inputs of the cells of the first type from the first to the fourth of the first column, respectively, the third output of the first cell of the second type is connected to the output 10 of the overflow device, the first input of the first cell of the second type is connected to the input level 71 of the logical "1" device, the second input of the cells of the second type from the first to the fourth is connected to the corresponding category 4 ₁ -4 _{4 of the} second information input 4 of the device, the third input of the cells of the second type from the first the fourth is connected to the third output of the cells of the first type from the first to the fourth of the first column, respectively, the fourth input of the cells of the second type from the second to the fourth is connected to the fourth output of the cells of the first type from the first to third of the first column, respectively, the fifth output of the cells of the second type from the first to third connected to the fifth input of the cells of the second type from the second to fourth, respectively, the third output of the cells of the second type from the second to fourth connected to the sixth input of the cells of the second type from the first to third, respectively, the sixth input the fourth cell of the second type is connected to the input 7 _{0 of the} logical "0" device, the fourth output of the cells of the second type from the first to the third is connected to the first input of the cells of the second type from the second to fourth, respectively, and the outputs of the corresponding bits 9 ₁ -9 _{3 of the} second output 9 of the device , the fifth input of the first cell of the second type is connected to the input 6 of the operation mode of the device, the fourth output of the fourth cell of the second type is connected to the output of the least significant bit 9 _{4 of the} second output 9 of the device. The fourth input of the cell of the first type of the first row and the fourth column is connected to the input of the corresponding bit 5 ₂ -5 _{6 of the} third information input 5 of the device, the fourth input of the first cell of the second type is connected to the input of the senior bit 5 _{1 of the} third information input 5 of the device.

Ячейка первого типа (фиг.2) содержит одноразрядный сумматор 11, элемент И 12, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 13, входы 14-18 с первого по пятый соответственно и выходы 19-23 с первого по пятый соответственно. The cell of the first type (figure 2) contains a single-bit adder 11, the element And 12, the element EXCLUSIVE OR 13, inputs 14-18 from first to fifth, respectively, and outputs 19-23 from first to fifth, respectively.

Ячейка второго типа (фиг.3) содержит одноразрядный сумматор 24, первый 25 и второй 26 элементы И, первый 27 и второй 28 элементы ИЛИ, элемент 2И-2ИЛИ 29, элемент НЕ 30, входы 31-36 с первого по шестой соответственно и выходы 37-41 с первого по пятый соответственно. The cell of the second type (figure 3) contains a single-bit adder 24, the first 25 and second 26 elements AND, the first 27 and second 28 elements OR, element 2I-2 OR 29, element NOT 30, inputs 31-36 from the first to the sixth, respectively, and outputs 37-41 from first to fifth, respectively.

Ячейка 1 предназначена для выполнения разрядных операций в составе матричного устройства для умножения и деления. Так, при выполнении операции умножения в ячейке 1 осуществляются умножение разряда множителя, поступающего по входу 15 ячейки 1, на разряд множимого, поступающий по входу 18 ячейки 1, и подсуммирование полученного разряда частичного произведения, транзитом проходящего через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 13 (так как на входе 14 ячейки 1 установлен уровень логического "0"), на одноразрядном сумматоре 11 к разряду суммы частичного произведения, поступающему по входу 17 ячейки 1, с учетом переноса, поступающего по входу 16 ячейки 1 из ячейки, обрабатывающей соседний младший разряд. Результат суммирования поступает в виде значения суммы и переноса на выходы 22 и 21 ячейки 1 соответственно. При выполнении операции деления (используется метод деления без восстановления остатка) в ячейке 1 осуществляется определение разряда нового остатка. Этот разряд получается путем прибавления разряда делителя, поступающего по входу 18 ячейки 1, транзитом проходящего через элемент И 12 (так как на входе 15 ячейки 1 установлен уровень логической "1") и проинвертированного на элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 13 (если на входе 14 ячейки 1 установлен уровень логической "1", в противном случае разряд делителя не преобразовывается), к разряду предыдущего остатка, поступающему по входу 16 ячейки 1, на одноразрядном сумматоре 11 с учетом переноса, поступающего по входу 16 ячейки 1 из ячейки, обрабатывающей соседний младший разряд. Результат этого суммирования поступает в виде значения суммы и переноса на выходы 22 и 21 ячейки 1 соответственно. Cell 1 is designed to perform bit operations as part of a matrix device for multiplication and division. So, when performing the multiplication operation in cell 1, the discharge of the multiplier received at the input 15 of cell 1 is multiplied by the digit of the multiplier received at the input 18 of cell 1, and the sum of the obtained bit of the partial product in transit passing through the element EXCLUSIVE OR 13 (since the input 14 of cell 1 is set to the logic level “0”), on a single-bit adder 11 to the category of the sum of the partial product received at the input 17 of cell 1, taking into account the transfer received at the input 16 of cell 1 from the cell processing single lowest rank. The result of the summation comes in the form of the sum and transfer values to outputs 22 and 21 of cell 1, respectively. When performing the division operation (using the division method without restoring the remainder) in cell 1, the discharge of the new remainder is determined. This discharge is obtained by adding the discharge of the divider that enters the input 18 of cell 1, transiting through element And 12 (since the input level 15 of cell 1 is set to logical "1") and inverted to the element EXCLUSIVE OR 13 (if input 14 is cell 1 the logical level is set to “1”, otherwise the discharge of the divider is not converted), to the category of the previous remainder, coming in at the input 16 of cell 1, on a single-bit adder 11, taking into account the transfer coming at the input 16 of cell 1 from the cell that processes the neighboring small higher rank. The result of this summation comes in the form of the sum and transfer values to outputs 22 and 21 of cell 1, respectively.

Ячейка 2 предназначена для формиpования управляющих сигналов для ячеек 1, а также выполнения операций над старшими разрядами в составе матричного устройства для умножения и деления. Так, при выполнении операции умножения ячейка 2 предназначена для формирования на ее выходе 37 уровня логического "0" для передачи на выход 38 ячейки 2 разряда множителя, поступающего на ее вход 32, для приведения переносов в старшей части произведения, сформиpованной в двухрядном коде в виде разрядов сумм и переносов по входам 34 и 33 ячеек 2. Результат приведения переносов в каждой ячейке 2 поступает в виде значения суммы и переноса на ее выходы 40 и 39 соответственно. При выполнении операции деления ячейка 2 предназначена для формирования на ее выходе 40 разряда частного, равного значению переноса одноразрядного сумматора 24 ячейки 2, на выходе 37 ячейки 2 разряда частного, полученного на предыдущей строке матрицы (либо уровня логической "1" для первой строки), на выходе 38 ячейки 2 - уровня логической "1". Cell 2 is designed to generate control signals for cells 1, as well as to perform operations on senior bits in the matrix device for multiplication and division. So, when performing the multiplication operation, cell 2 is designed to form a logical “0” level at its output 37 for transmitting to the output 38 of cell 2 the digit of the multiplier fed to its input 32 to bring transfers in the older part of the product, formed in a two-row code in the form bits of sums and transfers at the inputs of 34 and 33 cells 2. The result of bringing the transfers in each cell 2 comes in the form of the value of the sum and transfer to its outputs 40 and 39, respectively. When performing the division operation, cell 2 is designed to form a private discharge at its output 40, equal to the transfer value of a single-bit adder 24 of cell 2, at the output of 37 private cell discharge 2 received on the previous row of the matrix (or logical level “1” for the first row), at the output of 38 cell 2 - logical level "1".

Для определенности работу матричного устройства для умножения и деления рассмотрим на примере реализации устройства, приведенном на фиг.1 для m = 4 и k = 4. For definiteness, we will consider the operation of the matrix device for multiplication and division using an example implementation of the device shown in Fig. 1 for m = 4 and k = 4.

При умножении (на входе 6 режима работы устройства установлен уровень логического "0") на вход 3 поступает четырехразрядное множимое Х₁Х₂Х₃Х₄, на вход 4 - четырехразрядный множитель Y₁Y₂Y₃Y₄, а на вход 5 можно подать восьмиразрядное слагаемое Z_oZ₁Z₂Z₃Z₄Z₅Z₆Z₇. Умножение выполняется, начиная
со старших разрядов множителя, при этом на первой строке ячеек 1 выполняется умножение множимого Х₁Х₂Х₃Х₄ на старший разряд множителя Y₁ и производится сложение получившегося частичного произведения с разрядами Z₁Z₂Z₃Z₄, на второй строке ячеек 1 выполняется умножение множимого Х₁Х₂Х₃Х₄ на разряд множителя Y₂ и производится сложение получившегося частичного произведения с результатом сложения, поступающим с выходов сумм ячеек 1 с второй по четвертую первой строки и разрядом Z₅, на третьей строке ячеек 1 выполняется умножение множимого Х₁Х₂Х₃Х₄ на разряд множителя Y₃ и производится сложение получившегося частичного произведения с результатом сложения, поступающим с выходов сумм ячеек 1 с второй по четвертую второй строки и разрядом Z₆, на четвертой строке ячеек 1 выполняется умножение множимого X₁Х₂Х₃Х₄ на разряд множителя Y₄ и производится сложение получившегося частичного произведения с результатом сложения, поступающим с выходов сумм ячеек 1 с второй по четвертую третьей строки, и разрядом Z₇, на ячейках 2 производится приведение переносов в старшей части произведения, сформированной в двухрядном коде и поступающей в виде сумм и переносов с выходов 22 и 21 ячеек 1 первого столбца с учетом разряда Z_о. В результате на выходах 10, 9 и 8 формируется произведение
P = X₁X₂X₃X₄ * Y₁Y₂Y₃Y₄ +
+ Z_oZ₁Z₂Z₃Z₄Z₅Z₆Z₇, четыре младших разряда которого поступают на выход 8 с выходов 22 ячеек 1 четвертой строки, четыре старших разряда - на выход 9 с выходов 40 ячеек 2, а сигнал переполнения - на выход 10 переполнения устройства.When multiplying (at the input 6 of the device operation mode the logical level is “0”), input 4 receives a four-digit multiplier X ₁ X ₂ X ₃ X ₄ , input 4 receives a four-digit multiplier Y ₁ Y ₂ Y ₃ Y ₄ , and input 5 you can apply the eight-digit term Z _o Z ₁ Z ₂ Z ₃ Z ₄ Z ₅ Z ₆ Z ₇ . Multiplication is performed starting
from the most significant bits of the factor, while on the first line of cells 1 we multiply the multiplier X ₁ X ₂ X ₃ X ₄ by the senior bit of the factor Y ₁ and add the resulting partial product with bits Z ₁ Z ₂ Z ₃ Z ₄ , on the second line of cells 1, the multiplicative of X ₁ X ₂ X ₃ X _{4 is} multiplied by the digit of the factor Y ₂ and the resulting partial product is added with the result of addition coming from the outputs of the sums of cells 1 from the second to fourth of the first row and the discharge Z ₅ , on the third row of cells 1 multiplication multiply X ₁ X ₂ X ₃ X ₄ digit of the multiplier Y ₃ and adds the resulting partial product with the result of addition outputted from the amounts of cells 1 with the second through the fourth of the second line and the discharge Z _6, at the fourth row of cells 1 is done by multiplying the multiplicand X ₁ X ₂ X ₃ X ₄ Y ₄ digit of the multiplier and the resulting composition produced partial product with the result of addition outputted from the amounts of cells 1 with the second through fourth rows of the third and the Z discharge _7, for the cells 2 produced actuation shifts the older parts mfr Denia formed in the two-row code and supplied as sums and carries from the outputs 22 and 21 of the cell 1 of the first column based _{on the} Z discharge. As a result, outputs 10, 9 and 8 form a product
P = X ₁ X ₂ X ₃ X ₄ * Y ₁ Y ₂ Y ₃ Y ₄ +
+ Z _o Z ₁ Z ₂ Z ₃ Z ₄ Z ₅ Z ₆ Z ₇ , the four least significant bits of which are output 8 from the outputs of 22 cells of the fourth row, the four highest bits to output 9 from the outputs of 40 cells 2, and the overflow signal - output 10 overflow device.

При делении (на входе 6 режима работы устройства установлен уровень логической "1") на вход 3 поступает четырехразрядный делитель 0, Х₁Х₂Х₃Х₄, на вход 5 - восьмиразрядное делимое Z_o, Z₁Z₂Z₃Z₄Z₅Z₆Z₇. Предполагается, что делитель является нормализованной положительной дробью, а делимое меньше или равно удвоенному делителю.When dividing (at the input 6 of the device operation mode the logical level is “1”), input 4 receives a four-digit divider 0, X ₁ X ₂ X ₃ X ₄ , input 5 receives an eight-digit divisor Z _o , Z ₁ Z ₂ Z ₃ Z ₄ Z ₅ Z ₆ Z ₇ . It is assumed that the divisor is a normalized positive fraction, and the dividend is less than or equal to twice the divisor.

Так как на входе 7 устройства присутствует уровень логической "1", то в первой строке ячеек 1 и в первой ячейке 2 из делимого вычитается делитель (в устройстве вычитание делителя из делимого или очередного остатка заменяется сложением с дополнительным кодом делителя). На выходе 40 первой ячейки 2 формируется старший разряд частного, а на выходах 22 ячеек 1 первой строки - разряды очередного остатка, который поступает на входы 17 ячеек 1 второй строки и к которому прибавляется прямой или дополнительный код делителя в зависимости от значения сигнала на выходе 40 первой ячейки 2. Если сигнал на выходе 40 равен единице, то прибавляется дополнительный код делителя, в противном случае - прямой. Since the logic level “1” is present at input 7 of the device, the divisor is subtracted from the dividend in the first row of cells 1 and in the first cell 2 (in the device, the subtraction of the divisor from the dividend or the next remainder is replaced by addition with an additional divider code). At the output 40 of the first cell 2, the senior bit of the private one is formed, and at the outputs of 22 cells 1 of the first row, the bits of the next remainder are fed to the inputs of 17 cells 1 of the second row and to which a direct or additional divider code is added depending on the value of the signal at output 40 the first cell 2. If the signal at the output 40 is equal to one, then an additional divider code is added, otherwise, a direct code.

На выходе 40 второй ячейки 2 формируется второй разряд частного, а на выходах 22 ячеек 1 второй строки - разряды очередного остатка, и т.д. В итоге на выходах 40 ячеек 2 с первой по четвертую формируются четыре разряда частного, а на выходах 22 ячеек 1 четвертой строки - четыре разряда остатка, причем знаковый разряд остатка формиpуется на выходе 40 четвертой ячейки 2, при это положительному остатку соответствует уровень логической "1", а отрицательному - уровень логического "0". At the output 40 of the second cell 2, the second bit of the private one is formed, and at the outputs of 22 cells 1 of the second row, the bits of the next remainder are formed, etc. As a result, at the outputs of 40 cells 2, from the first to the fourth, four bits of the private are formed, and at the outputs of 22 cells of the fourth row, four bits of the remainder are formed, and a significant bit of the residue is formed at the output 40 of the fourth cell 2, while the logical ", and negative - the logical level is" 0 ".

Произведем сравнение предлагаемого и известного устройств по аппаратурным затратам. Let us compare the proposed and known devices for hardware costs.

Для выполнения деления восьмиразрядного делимого на четырехразрядный делитель в известном устройстве требуется 24 ячейки первого типа (матрица 6*4 ячеек первого типа) и 16 элементов типа И, ИЛИ. В предлагаемом устройстве для этого случая требуется 16 ячеек первого типа и четыре ячейки второго типа (см. фиг.1). Так как ячейка второго типа по аппаратурным затратам соответствует ячейке первого типа плюс четыре элемента типа И, ИЛИ, НЕ, то в предлагаемом устройстве требуется количество аппаратуры, равное аппаратуре 20-и ячеек первого типа и 16-и элементов типа И, ИЛИ, НЕ. Следовательно, для построения предлагаемого устройства требуется меньше аппаратуры, чем для известного на величину, равную количеству аппаратуры четырех ячеек первого типа. To perform the division of an eight-bit divisible by a four-bit divider in the known device, 24 cells of the first type (a matrix of 6 * 4 cells of the first type) and 16 elements of the type AND, OR are required. In the proposed device for this case requires 16 cells of the first type and four cells of the second type (see figure 1). Since the cell of the second type in terms of hardware costs corresponds to the cell of the first type plus four elements of the type AND, OR, NOT, the proposed device requires an amount of equipment equal to the equipment of 20 cells of the first type and 16 elements of the type AND, OR, NOT. Therefore, to build the proposed device requires less equipment than for the known one by an amount equal to the number of equipment of four cells of the first type.

Для выполнения умножения четырехразрядного множимого на четырехразрядный множитель в известном и предлагаемом устройствах требуется равное количество аппаратуры. Отметим, что в известном устройстве на аппаратуре, необходимой для выполнения умножения четырехразрядного множимого на четырехразрядный множитель, можно выполнить деление только семиразрядного делимого на трехразрядный делитель, а в предлагаемом (при тех же условиях) - выполнить деление восьмиразрядного делимого на четырехразрядный делитель. Таким образом, в предлагаемом матричном устройстве для умножения и деления сокращаются аппаратурные затраты. To perform the multiplication of a four-digit multiplier by a four-digit factor in the known and proposed devices, an equal amount of equipment is required. Note that in the known device on the equipment necessary to multiply a four-digit multiplier by a four-digit factor, it is possible to divide only a seven-digit divisible by a three-digit divider, and in the proposed (under the same conditions) division of an eight-digit divisible by a four-digit divider. Thus, in the proposed matrix device for multiplication and division, hardware costs are reduced.

Технико-экономическое преимущество предлагаемого матричного устройства для умножения и деления по сравнению с устройством-прототипом заключается в сокращении аппаратурных затрат примерно на 16%. The technical and economic advantage of the proposed matrix device for multiplication and division compared with the prototype device is to reduce hardware costs by about 16%.

Claims

1. MATRIX DEVICE FOR MULTIPLICATION AND DIVISION, containing a matrix of cells of the first type of k rows and m columns, the first and second outputs of the i-th cell of the first type (i = 1, ...., m-1) rows from the first to k-th are connected to the first and second inputs of the (i + 1) -th cell of the first type of the same row, respectively, the third output of the (i + 1) -th cell of the first type of rows from the first to k-th is connected to the third input of the i-cell of the first type of the same row, the fourth output of the jth cell of the first type (j = 1, ...., k-1) of columns two through m is connected to the fourth input of the (j + 1) th cell of the first type of columns from the first on the (m-1) th, respectively, the fifth output of the jth cell of the first type of columns from the first to the mth is connected to the fifth input of the (j + 1) th cell of the first type of the same column, the fifth input of the cells of the first type with the first by the mth first row is connected to the corresponding bit of the first information input of the device, the first output of the cells of the first type from the first to the kth mth column is connected to the third input of the same cell, the fourth output of the cells of the first type from the first to the mth of the kth row is connected to the corresponding bit of the first output of the result of the device, characterized in that then it additionally contains k cells of the second type, the first and second outputs of the cells of the second type from the first to the kth connected respectively to the first and second inputs of the cells of the first type from the first to the kth of the first column, respectively, the third output of the first cell of the second type is connected with the overflow output of the device, the first input of the first cell of the second type is connected to the input of the logical unit of the device, the second input of cells of the second type from the first to the kth is connected to the corresponding bit of the second information input of the device, the third input is the cells of the second type from the first to the kth are connected to the third output of the cells of the first type from the first to the kth of the first column, respectively, the fourth input of the cells of the second type from the second to the kth is connected to the fourth output of the cells of the first type from the first to (k- 1) of the first column, respectively, the fifth output of cells of the second type from the first to (k-1) -th is connected to the fifth input of cells of the second type from the second to k-th, respectively, the third output of cells of the second type from the second to k-th is connected with the sixth input of cells of the second type from the first to (k-1) -th, respectively, the sixth input of the k-th cell of the second type is connected to the logical zero input of the device, the fourth outputs of the cells of the second type from the first to (k-1) -th are connected to the first inputs of the cells of the second type from the second to the kth, respectively, and with the corresponding bits of the second output of the device result, the fifth input of the first cell the second type is connected to the input of the device operation mode, the fourth output of the kth cell of the second type is connected to the second output of the least significant bit of the device result, the fourth input of each cell of the first type of the first row and mth column is connected to the corresponding bit the house of the third information input of the device, the fourth input of the first cell of the second type is connected to the senior bit of the third information input of the device.

2. The device according to claim 1, characterized in that the cell of the second type contains a single-bit adder, two AND elements, two OR elements, 2I - 2 OR element and NOT element, the first input of the cell being connected to the first input of the first AND element, the output of which is connected with the first input of the first OR element and the first output of the cell, the second input of which is connected to the first input of the second OR element, the output of which is connected to the second output of the cell, the third input of which is connected to the transfer input of the single-bit adder, the first input of which is connected from the fourth the input of the cell, the third output of which is connected to the output of the second AND element, the first input of which is connected to the output of the NOT element and the first input of the 2I - 2OR element, the second input of which is connected to the output of the sum of a one-bit adder, the transfer output of which is connected to the second input of the second AND element and the third input of the 2I - 2OR element, the output of which is connected to the fourth output of the cell, the fifth input of which is connected to the fourth input of the 2I - 2OR element, the second input of the second OR element, the second input of the first AND element, the input of the element NOT and the fifth output of the cell, the sixth input of which is connected to the second input of the first OR element, the output of which is connected to the second input of the single-bit adder.