SU1134948A1

SU1134948A1 - Matrix calculating device

Info

Publication number: SU1134948A1
Application number: SU833590410A
Authority: SU
Inventors: Владимир Никитич Волкогонов; Геннадий Алексеевич Петров; Виктор Степанович Степанов
Original assignee: Ленинградский Ордена Ленина Электротехнический Институт Им.В.И.Ульянова (Ленина)
Priority date: 1983-05-06
Filing date: 1983-05-06
Publication date: 1985-01-15

Abstract

МАТРИЧНОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее первый и второй входные регистры, два входных коммутатора , матрицу вычислительных чеек, блок сумматоров, элементы ИЛИ, матричные коммут аторы, причем первые выходы вычислительных чеек каждой строки матрицы соединены с первыми входами последующих вычислительных чеек этой же строки матрицы, вторые выходы вычислительных чеек строк матрицы соединены с вторыми входами последующих чеек тех же столбцов матрицы, третьи выходы вычислительных чеек, матрицы соединены с третьими входами вычислительных чеек предыдуц1их столбцов последующих строк матрицы , а третьи выходы вычислительных чеек последней строки матрицы вл ютс выходами устройства, четвер- ibie выходы вычислительных чеек строк матрицы соединены последовательно с четвертыми входами предьвдущих вычислительных чеек тех же строк матрицы , а четвертые выходы вычислительных чеек первого столбца матрищ соединены с первыми входами соответ- ствующиз{ сумматоров блока сумматоров, выход переноса каждого сумматора блока сумматоров соединен- с вторым входом предыдущего сумматора блока суымоторов , выходы суммы сумматоров блока сумматоров вл ютс выходами устройства , выходы первого входного регистра соединены с информационными - входами первого входного коммутатора, g выходы первой группы которого соединены с первыми входами соответствую- taHx элементов ИЛИ первой группы, выходы второго входного регистра соединены с информационными входами второго входного коммутатора, выходы первой группы которого соединены с вторыми входами соответствующих элементов ИЛИ первой группы, выходы второй группы второго входного коммутатора соединены с первыми входа- ми соответствующих элементов ИЛИ втоСАЭ 4 рой )1, вторые входы элементов ИЛИ второй группы, кроме первого, ;о эо соединены с пе)выми выходами соответствующих матричшлх коммутаторов, информационные входы которых соединены с третьими выходами соответствующих вычислительных чеек первого столбца матоицы, втооые выходы, мат- оичных коммутаторов,соединены с третьими входами соответствующих сумматоров блока сумматоров, выходы элементов ИЛИ второй группы соединены с первыми вxoдa tи соответствующих вычислительных чеек первого столбMATRIX COMPUTING DEVICE containing the first and second input registers, two input switches, a matrix of computational cells, a block of adders, OR elements, matrix commutators, the first outputs of the computational cells of each row of the matrix are connected to the first inputs of subsequent computational cells of the same row of the matrix, the second the outputs of the computational cells of the rows of the matrix are connected to the second inputs of the subsequent cells of the same columns of the matrix, the third outputs of the computational cells, the matrices are connected to the third inputs The computational cells of the previous columns of the subsequent rows of the matrix, and the third outputs of the computational cells of the last row of the matrix are the outputs of the device, the fourth ibie outputs of the computational cells of the rows of the matrix are connected in series with the fourth inputs of the preceding computational cells of the same rows of the matrix, and the fourth outputs of the computational cells of the first column the matrices are connected to the first inputs of the corresponding adders {block adders, the transfer output of each adder block is connected to the second One previous accumulator block of accumulators, totalizer outputs of the adder block are device outputs, the outputs of the first input register are connected to the information inputs of the first input switch, the g outputs of the first group of which are connected to the first inputs of the corresponding taHx elements OR of the first group, the outputs of the second input register connected to the information inputs of the second input switch, the outputs of the first group of which are connected to the second inputs of the corresponding elements OR of the first group, output The second group of inputs of the second input switch are connected to the first inputs of the corresponding elements OR 4th round 4), the second inputs of the OR group of the second group, but they are connected to the new outputs of the corresponding matrix switches, whose information inputs are connected to the third the outputs of the corresponding computational cells of the first column of the matrix, the second outputs of the mathematical switches, are connected to the third inputs of the corresponding adders of the block of adders, the outputs of the elements OR of the second group of connections Eny with the first input t and the corresponding computational cells of the first column

Description

ца матрицы, выходы элементов ШШ первой группы .соединены с вторыми вхо дами соответствующих вычислительных : чеек, nepBdjt строки матрицы, при этом кадца вычислительна чейка ч матрицы содержит два. элемента И и первый. одноразр дный i сзгиматор, причем первый вход вычислительной чейки соединен.с первым входом первого элемента И и первым- выходом вычислительной чейки, второй- вход первого .элемента И соединен с вторым входом и вторым выходом вычислительной нейки, выход первого элемента И . соединен с первым входом первого одноразр дного сумматора, второй и третий входы которого соединены.соответственно с третьим и -четвертым входами вычислительной чейки, выход переноса первого одноразр дного сумматора подключен к первому входу второго элемента И, второй вход которого подключен к соответствующему входу, управлени матрицы вычислительных чеек, а выход - к четвертому выходу вычислительной- чейки, выход суммы одноразр дного сумматора подключен к третьему выходу вычнсли- тельной . чейки, управл ющие входы первого и второго -входных коммутаторов и матричных коммутаторов подключены соответственно- к первому, второму и. третьему управл ющим входам подачи , информации устройства, отличающеес тем, что с целью расширени ,функциональных возможностей за счет вычислени полинома-ошибок , устройство содержитттретий входной регистр. третий входной- коммутатор , регистр результата, три группы элементов И, элемент ИЛИ, а вычислительна чейка дополнительно содержит третий элемент И и второй одноразр дный сумматор, причем п тый вход вычислительной чейки соединен |с ее п тым выходом, выход .суммы первого одноразр дного-сумматора и п тый вход.вычислительной чейки соединены с первым и вторым входами второ го одноразр дного сумматора,выход сумм которого подключен к первому входу третьего, элемента И, второй вход которого подключен к шестому входу вьг числительной чейки, а выход - .к шестому выходу вычислительной чейки, третьи входы вычислительных чеек первой строки матрицы, подключены ксоответствующим выходам третьего . входного коммутатора, информационные входы первой группы которого, кроме входа последнего разр да, соединены с соответствующими выходами второй группы второго входного коммутатора, информационные входы второй труппы третьего входного коммутатора, кроме входа первого разр да, соединены с выходами регистра результата, первый информационный вход последнего разр да третьего входного коммутатора подключен к выходу (m + l)-го разр да первого входного регистра, второй информациоиный вход первого разр даThe matrix of the matrix, the outputs of the elements of the first group of the first group are connected to the second inputs of the corresponding computational cells: cells, nepBdjt rows of the matrix, while the computing unit contains two matrix cells. element and the first. one-bit i szgimator, the first input of the computational cell is connected with the first input of the first element AND and the first output of the computational cell, the second input of the first element AND is connected to the second input and the second output of the computational circuit, the output of the first element AND. connected to the first input of the first single-digit adder, the second and third inputs of which are connected respectively to the third and fourth inputs of the computational cell, the transfer output of the first single-digit adder is connected to the first input of the second element I, the second input of which is connected to the corresponding input of the matrix the computational cells, and the output to the fourth output of the computational cell, the output of the sum of a one-digit adder is connected to the third output of the computational cell. cells that control the inputs of the first and second-input switches and matrix switches are connected respectively to the first, second, and. the third control input of supplying the device information, characterized in that in order to expand the functionality by calculating polynomial errors, the device contains the third input register. the third input switch, the result register, the three groups of AND elements, the OR element, and the computational cell additionally contain the third AND element and the second one-digit adder, with the fifth input of the computational cell connected to its fifth output, the output of the first one-bit -summator and fifth input.computational cell connected to the first and second inputs of the second one-digit adder, the output of the sums of which is connected to the first input of the third, element And, the second input of which is connected to the sixth input of all numerals yki, and the output is. to the sixth output of the computational cell, the third inputs of the computational cells of the first row of the matrix are connected to the corresponding outputs of the third. the input switch, the information inputs of the first group of which, except the last bit input, are connected to the corresponding outputs of the second group of the second input switch, the information inputs of the second group of the third input switch, except the first bit input, are connected to the outputs of the result register, the first information input of the last bit Yes, the third input switch is connected to the output (m + l) of the first input register, the second information input is the first one

третьего входного коммутатора соединен с шиной значени О, входы регистра результата подключены к выходам .элементов И первой группы, первые входы которых подключены к третьим выходам вычислительных чеек последней строки матрицы, выходы третьего входного-регистра подключены к п тым входам вычислительных чеек первой строки матрицы, п тые выходы вычислительных чеек матрицы подключены к п тым входам следующих чеек тех же столбцов, третьи входы вычислительных чеек последнего столбца матрицы соединены о выходами элементов И второй ГРУППЫ) первые входы котсфых соединены с выходами младших разр дов первого входного регистра, шестые выходы вычислительных чеек первого столбца.матрицы подключены к. первым входам элементов И третьей группы, выходы которых подключены к счетным входам старпюх разр дов первого входного -регистра, шестые входы вычислительных чеек последнего , столбца матрицы,Vподключены к пмне значени - I, шесв-ые выходы вычие- лителльных чеек всех столбцов матрицы , .кроме первого, соединены-с шестыми входами- предыдущих вычислитель-. ных чеек тех же строк матрицы, выходы регистра результата подключены к Входам элемента ИЛИ, выход которого подключен-К выходу признака ошибки устройства, вторые входы элемен тов И первой., второй.и третьей групп подключены соответственно к первому, второ 4у;И третьему управл ющим вхо- дам выбора рещма устройства, управл кищй вход третьего входного комму- |татора подключен к четвертому управ- л ющему входу подачи информации. Изобретение относитс к автоматике и вычислительной технике и может быть использовано в быстродействующих процессорах и кодирующих-декодирующих устройствах, Известно матричное вычислительное устройство дл выполнени операций делени , состо щее из матрицы чеек кажда из которых содержит одноразр дный сумматор- вычи слит ель и имеет четыре входа: делимого, делител , переноса- заема из однораар дного сум матора-вычитател последующей чейки строки матрицы в одноразр дный сумматор-вычигатель предыдущей- чейки этой же строки матрицы, вход управлени - и четыре выхода: частичного остатка, переноса-заема из одноразр дного- сумматора-вычитател данной чейки строки матрицы в од- .норазр дный сумматор-вычитатель пре дущей чейки этой же строки матрицы делител , выход управлени ij . Основным недостатком этого устрой ства вл ютс ограниченные функцио- нальные возможности, т.е. оно позвол ет выполнить-только одну операцию делени двоичных чисел. Известно матричное вычислительное устройство дл выполнени операции умножени , содержащее входные регист ры, матрицу вычислительных чеек и блок сумматоров Выходы первого входного регистра соединены с соответствующими первыми входами- вычис- лительных чеек первого столбца матрицы , а первые выходы вычислительных чеек строк.матрицы соединены последовательно с первыми входами последующих вычислительных чеек тех же строк матрицы, выходы второго входного регистра соединены, с соответствующими вторыми входами вычислительных чеек строки матрицы, вторые выходы вычислительных чеек -матрицы соединены последовательно с вторыми входами чеек последующих строк тех же столбцов матрицы, третьи выходы вычислительных чеек соединены с третьими входами вычислительных чеек предыдущих столбцов последующих строк матрицы,-третьи выходы чеек последней строки матрицы вл ютс выхода устройства, че ;вертые выходы чеек соединены с четвертыкм входами неек тех же строк матрицы, четвертые выходы чеек лервого столбца соединены с входами блока сумматоров-, выходы |сумм.которого вл ютс выходами-устройства . Кажда чейка устгайства содержит элемент И и одноразр дный сумматор 2J . Недостаток данного устройства т . ограниченные функциональные возможности (устройство выполн ет только операцию умножени двоичных чисел), Наиболее близкимк предлагаемому вл етс матричное вычислительное устройство, выполн ющее операцию делени полиномов, необходимую дл кодировани и декодировани , информации , содержащее первый и второй входные регистры, два входных коммутатора , матрицу вычислительных чеек блок сумматоров, элементы ИЛИ, матричные коммутаторы, причем первые выходы вычислительных чеек каждой строки матрицы соединены последовательно с первыми входами последующих вычислительных чеек этой же строки, вторые выходы вычислительных чеек строк матрицы соединены последовательно с вторыми входами вычислительных чеек,последующих строк тех же столбцов , третьи выходы вычислительных чеек соединены с третьими входами вычислительных чеек предыдущих столбцов очередных строк, а третьи выходы вычислительных чеею последней строки матрицы вл ютс выходами устройства , четвертые вьЬсоды вычислительных чеек строк, матрицы соединены-последовательно -С четвертыми входами пре- дьщущих вычислительных чеек тех же строк матрицы, а четвертые выходы вычислительных чеек первого столбца матрицы .соединены- с соответствующими одними входами сумматоров блока сумматоров, причем выходы переноса каждого сумматора-блока сумматоров соединены с входами переноса предыдущего сумматора указанного блока, а выходы сумм сумматоров блока су маторов- вл ютс выходами устройств ва, выходы первого входного -регистра соединены с информационными входаьш первого входного коммутатора, вторые выходы которого соединены с соответствующими вторыми входа ш элементов ИЛИ-первой группы, выходы-второго входного регистра соединены с инфор- мационным входаьш второго входного коммутатора, первые выходы которого соединены, с соответствующими первыми входами элементов ИЛИ первой группы, а вторые шлходы.- с. соответствующими вторыми входами элементов ИЛИ второйThe third input switch is connected to the O value bus, the inputs of the result register are connected to the outputs of the AND elements of the first group, the first inputs of which are connected to the third outputs of the computational cells of the last row of the matrix, the outputs of the third input register are connected to the fifth inputs of the computational cells of the first row of the matrix, the fifth outputs of the computational cells of the matrix are connected to the fifth inputs of the next cells of the same columns, the third inputs of the computational cells of the last column of the matrix are connected about the outputs of the elements And second GROUP I) the first inputs of the coils are connected to the outputs of the lower bits of the first input register, the sixth outputs of the computational cells of the first column. The matrices are connected to the first inputs of the AND elements of the third group, the outputs of which are connected to the counting inputs of the first bits of the first input –register, the sixth inputs the computational cells of the last column of the matrix, V are connected to the value of I — I, the sixth outputs of the calculation cells of all the columns of the matrix, except the first, are connected to the sixth inputs — the previous calculator-. the same cells of the matrix, the outputs of the result register are connected to the inputs of the OR element, the output of which is connected to the output of the device error sign, the second inputs of the AND elements of the first, second and third groups are connected respectively to the first, second 4y; And the third control The device input selection choices, the control input of the third input switch are connected to the fourth control input input. The invention relates to automation and computing technology and can be used in high-speed processors and coding-decoding devices. A matrix computing device for performing division operations is known, consisting of a matrix of cells each of which contains a single-digit totalizer and has four inputs: divisible, divisor, transfer from one odd sum summator to subtractor of the next cell row of the matrix into a one bit digest adder of the previous cell of the same row gical, controlling entry - and four outputs: the partial remainder, transfer-borrow from odnorazr dnogo- adder-subtracter of the cell matrix rows in one-.norazr projectile loader adder-subtractor pre duschey cell of the same row of the matrix of the divider, the output control ij. The main disadvantage of this device is limited functionality, i.e. it allows one-only operation to divide binary numbers. A matrix computing device is known for performing a multiplication operation containing input registers, a matrix of computational cells and a block of adders. The outputs of the first input register are connected to the corresponding first inputs — the computational cells of the first column of the matrix, and the first outputs of the computational cells of the row. Matrices are connected in series with the first the inputs of the subsequent computational cells of the same rows of the matrix, the outputs of the second input register are connected, with the corresponding second inputs of the computational circuits matrix rows, the second outputs of the computational matrix cells are connected in series with the second inputs of the subsequent rows of the same columns of the matrix, the third outputs of the computation cells are connected with the third inputs of the computational cells of the previous columns of the subsequent rows of the matrix, the third outputs of the cells of the last row of the matrix are device outputs , che; the cell's output outputs are connected to four-quarter inputs of the same rows of the matrix, the fourth outputs of the cells of the first column are connected to the inputs of the adder block, outputs | sums to orogo are output devices. Each unit cell contains an AND element and a one-bit adder 2J. The disadvantage of this device is t. limited functionality (the device performs only the operation of multiplying binary numbers). The closest to the offer is a matrix computing device that performs the operation of dividing polynomials necessary for encoding and decoding information containing the first and second input registers, two input switches, a matrix of computational cells block adders, elements OR, matrix switches, with the first outputs of the computational cells of each row of the matrix are connected in series with the first and the inputs of subsequent computational cells of the same row, the second outputs of the computational cells of the matrix rows are connected in series with the second inputs of the computational cells, the subsequent rows of the same columns, the third outputs of the computational cells of the previous columns of the next rows, and the third outputs of the computational cells of the last rows the rows of the matrix are the outputs of the device, the fourth lines of the computational cells of the rows, the matrices are connected in series with the fourth inputs before of the computational cells of the same rows of the matrix, and the fourth outputs of the computational cells of the first column of the matrix are connected to the corresponding one input of the adders of the block of adders, and the transfer outputs of each adder-block of adders are connected to the transfer inputs of the previous adder of the specified block mathors are the outputs of the VA devices, the outputs of the first input register are connected to the information inputs of the first input switch, the second outputs of which are connected to the corresponding conductive second input of OR-element w of the first group, the outputs of the second input-register connected to Infor- mation vhodash second input switch, the first outputs are connected to corresponding first inputs of the first OR element group and a second shlhody.-. corresponding second inputs of elements OR second

группы, первые входы элементов ИЛИ второй группы, кроме первого элемента соединены с соответствующими вторыми выходами матричных коммутаторов, информационные входы которых соедннены с соответствующими третьими выходами вычислительных чеек первого столбца матрицы, а первые выходы матричных коммутаторов соединены с соответствующими другими входами сумматоров блока сумматоров, выходы элементов ЩШ. второй группы соединены .с соответствующими первыми входами вычислительных чеек первого столбца матрицы, выходы элементов ИЛИ первой группы соединены-с соответствующими вторыми входами вычислительных чеек первой- строки матрицы-. Кажда вычислительна чейка матрицы содержит элемент И, одноразр дный сумматор и ключ 3j Igroups, the first inputs of the elements OR of the second group, except for the first element, are connected to the corresponding second outputs of the matrix switches, the information inputs of which are connected to the corresponding third outputs of the computational cells of the first column of the matrix, and the first outputs of the matrix switches are connected to the corresponding other inputs of the adders of the adder block, the outputs of the elements Ss the second group is connected to the corresponding first inputs of the computational cells of the first column of the matrix, the outputs of the OR elements of the first group are connected to the corresponding second inputs of the computational cells of the first-row matrix-. Each computational cell of the matrix contains the element And, the one-digit adder and the key 3j I

Недостаток данного устройства ограниченные функциональные возможности , так как оно позвол ет выполн ть толькогоперацию делени ,полиномов при кодировании и декодировании информации.The disadvantage of this device is limited functionality, since it allows only the operation of dividing, polynomials in encoding and decoding information.

Целью изобретени вл етс расширение функциональшлх возможностей устройства за счет выполнени операции вычислени полинома ошибки, необходимой дл исправлени искаженных символов при декодировании информации .The aim of the invention is to expand the functional capabilities of the device by performing the operation of calculating the error polynomial necessary to correct the distorted symbols when decoding information.

Поставленна , цель.достигаетс тем, что матричное вычислительное-устройство , содержащее первый и второй входные регистры, два входных коммутатора , матрицу вычислительных чеек, бЛок сумматоров, элементы ИЛИ, матрич- ные коммутаторы,.причем первые выходы вычислительных чеек.каждой строки матрицы соединены с первыми входами последуюпщх .вычислительных чеек этой же строки матрицы, вторые выходы вы- числительных чеек строк-матрицы соединены с вторьши входами последующих вычислительных . чеек тех же столбцов матрицы, третьи выходы вычислительных чеек матрицы соединены с третьими входами вычислительиых чеек.предыду- щнх столбцов последующих строк матриm i , а третьи выходы вычислительных чеек.последней строки матрицы вл ютс выходами устройства четвертые выходы вычислительных- чее к стро матрицы соединеныпоследовательно с. четвертыми входами предыдущих вычислительных чеек тех же строк матрицы , а четвертые выходы вычислитель ных чеек первого столбца матрицы соединены с первыми входами соответствующих сумматоров блока сумматоров выход переноса каждого сумматора блока сумматоров соединен с вторым входом предыдущего сумматора блока сумматоров,выходы суммы сумматоров блока сумматоров вл ютс выходами устройства, выходы первого входного регистра соединеньг с информационными входами первого входного коммутатора выходы первой группы которого соеди|нены с первыми входами соответствую Щих элементов ИЛИ первой группы, выходы второго входного регистра соединены с информационныь«и входами второго входного коммутатора, выходы первой группы которого соединеныSet, the goal is achieved by the fact that the matrix computing device contains the first and second input registers, two input switches, a matrix of computational cells, a block of adders, OR elements, matrix switches, and the first outputs of the computational cells of each row of the matrix are connected with the first inputs of the subsequent computational cells of the same row of the matrix, the second outputs of the computational cells of the matrix rows are connected to the second inputs of the subsequent computational ones. cells of the same columns of the matrix, the third outputs of the computational cells of the matrix are connected to the third inputs of the computational cells of the previous rows of matrix i, and the third outputs of the computing cells of the last row of the matrix are the outputs of the device connected to the fourth matrix . the fourth inputs of the previous computational cells of the same rows of the matrix, and the fourth outputs of the computational cells of the first column of the matrix are connected to the first inputs of the corresponding adders of the adder block, the transfer output of each adder of the adder block is connected to the second input of the previous adder of the adder block, the outputs of the totalizer adders of the adder block are outputs devices, the outputs of the first input register of the connection with the information inputs of the first input switch, the outputs of the first group of which are connected us to the first inputs of the corresponding elements of the first group or the second input register coupled to outputs informatsionny "and the inputs of the second input switch, the outputs of the first group are connected

с вторыми, входами соответствукнцих элементов ИЛИ первой группы, выходы второй группы второго входного.коммутатора соединены с первыми входами соответствующих элементов ИЛИ второй ;группы, вторые входы элементов ИЛИ второй группы,, кроме первого, соединены с первыми выходами соответствующих матричных коммутаторов, информационные входы которых соединены с третьими выходами соответствующих вычислительных чеек первого столбца матрицы, вторые выходы матричных коммутаторов соединены с третьими входами соответствующих сумматоров блока сумматоров, выходы элементов ИЛИ второй группы соединены с первыми входами , соответствующих вычислительных чеек первого столбца матрицы, выходы элементов ИЛИ первой rpynrai соединены с- вторыми входами соответствующих вычислительных чеек первой строки матрицы, при этом кажда вычислительна чейка матрицы содержит два элемента И.и первый одноразр дный сумматор, причем первый вход, вычислительной чейки соединен с первым входом первого элемента И и первым выходо 1 вычислительной чейки, второй вход.первого элемента И соединен с вторым входом и вторым выходом вычислительной , чейки, выход первого элемента И соединен с первым входом перBOQO одноразр дного сумматора:, второй и третий входы.которого соединены соответственно с третьим и четвертым входами вычислительной чейки, выход переноса первого одноразр дного сумматора .подключен к первому 5 . 11 входу второго элемента И, второй вход которого подключен к соответствующему вхсЗду управлени матрицы вычислительных чеек, а выход - к.четвертому выходу вычислительной чейки, выход . cyMNW одноразр дного сумматора подключен к третьему выходу вычислительной чейки, управл ющие входы пер вого и второго входных коммутаторов и матричных коммутаторов подключен . соответственно к первому, второму и -третьему управл ющим входам подачи информации устройства, содержит третий входной регистр, третий входной коммутатор, регистр результата, три группы элементов И, элемент ИЛИ, а вычислительна чейка дополнительно содержит третий элемент И и второй одноразр дный сумматор, причем п тый вход вычислительной чейки соединен с ее п тым выходом, выход суммы пер- Ього одноразр дного сумматора и п тый вход вычислительной чейки соединены с первым и вторым входами второго одноразр дного сумматора, выход суммь которого подключен к первому входу третьего элемента И, второй вход которого подключен к шестому входу вычислительной чейки, а выход к шестому выходу вычислительной чейки , третьи входы вычислительных чеек первой строки матрицы подключены к соответствующим выходам третьего входного коммутатора, информационные входы первой группы которого кроме входа последнего разр да,соединены .с соответствующими выходами второй группы второго входного ком- мутатора, информационные входы второй группы третьего входного комму татора, кроме входа первого разр да, соединены с выходами регистра результата , первый информационный вход последнего разр да третьего входного KCJ мутатора подключен к выходу (|т) + 1)-го разр да первого входного регистра, второй информационны вход первого разр да третьего входного коммутатора соединен с шиной значени О, входы регистра результата подключеш.. к выходам элементов И первой группы, первые входы которых подключены к тре тьим выходам вычислительных чеек пос ледней строки -матрицы, выходы третьего входного регистра подключешл к п тым входам вычислительных чеек первой строки матрицы, п тые- выходы вы .числительных чеек матрицы подклгачены к п тым входам следующих чеек 8 тех же столбцов, третьи входы вычислительных чеек последнего столбца матрицы соединены с выходами элементов И второй , первые входы которых соединены с выходами младших разр дов первого входного регистра, шестые выходы вычислительных чеек первого столбца матрицы подключены к первым входам элементов И третьей группы, выходы которых подключены к счетным входам старших разр дов первого входного регистра, шестые входы вычислительных чеек последнего, столбца матрицы подключены к шине значе- « 11I ни 1 , шестые выходы-вычислительных чеек всех столбцов матрицы, кроме первого соединены с шестыми вхо-дами предыдущих вычислительных чеек тех же строк матрицы, выходы регистра результата подключены к входам эле---. мента ИЛИ, выход которого подключен .к выходу признака,ошибки устройства, вторые входы элементов И первой, второй и третьей групп подключены соот ветственно к первому, второму тьему управл ющим входам выбора режима устройства, управл ющий вход третьего входного коммутатора подклкгчей к четвертому управл ющему входу , подачи информации. На фиг.1 изображена схема, матричного вычислительного устройства; на фиг.2 - схема вычислительной чейки матрицы. Матричное вычислительное устройст- во содержит входные регистры 1. и 2, входные коммутаторы-3 и 4, матрицу вычислительных чеек 5 блок ауНма- торов 6, элементы ИЛИ 7 и .8, чматрич- ные коммутаторы 9, входной регистр 10, входной, коммутатор 11, регистр 12 результата , группы.элементов И 13 15, элемент ШШ 16, выход 17 признака ошибки. Кажда вычислительна чейка 5 содержит элемент И-18, одноразр дный сумматор 19, элементы-И 20 и 21, одноразр дный сумматор-22, Устройство содержит, кроме, того, Управл юище. входы .23. и 24 подачи ин формации, управл ющий вход 25 выбора режима, входы 26 управленн матрицы вычислительных чеек 5j управл ющие входы 2 7.и 28 подачи информации, управл ющие входы- 29 и -30 выбора ре- има, шину 31. значени I, шииу 32 значени О. Устройство- работает следуюощм обазом . При кодировании в регистре 1 за- писаны коэффициенты, информационного полинома (х). в старших k разр дах регистра 2 записаны коэффициен ты порождающего полинома р(х), кроме старшего коэффициента. Коммутаторы 3 и 4 подключают к своим выходам выходы регистров 1 и 2 при подаче единичных сигналов на входы 23 и 28. Элементы И 13. открыты подачей единичного-сигнала на вход 25. И 14, 15 и 20 закрыты подачей нулевого сигнала на входы 29, 30 и 26, в результате, чего в сумматорах 19 чеек 5 выполн етс суммиров .ание по модулю два. Коммутатор 11подключает к вторым входам чеек 5 .выходы коммутатора 3 подачей единичного сигнала на вход 24. Коммутато . ры,9подключают, третьи выходы чеек 5 к дходам элементов ИЛИ 8 подачей единичного сигнала на вход 27. Goдержимое старшего разр да регистра ч.ерез 1 оммутаторы 3 и 11 и элемент ШШ 8 управл ет элементами, И 18 чеек 5 первой строки матрицы; третсьи . выходы чеек 5 первого столбца через коммутаторы 9 и элементы ИЛИ 8 управл ют элементами И 18 ,к 5 очередных строк матрицы; содер;р1Ное разр дов, регистра 1 с в.Т;О. по (г + О и через коммутаторы 3 и 1 Г поступают на сумматоры 19 ,; чеек -5, первой строки- матрицы; со держимое П-т-1 младших разр дов ;регистра. I через элементы , посlTyq;a .eTi,на сумматоры- 19 чеек 5-последнего .. столбца матрицы.- В первой ,5 матрицы выполн етс сумми- .ррБа;Ние по модулю два делимого g(.х}х и, де ител р(х) в случае, если йоде ммое.старшего разр да делимого рав но 1, а если содержимое старшего разр ду делимого равно О, то выпо н етс су 14№ррвание делимого (x)vx с нулем,флучаем частичный о таток который при передаче-В следующую строку, матрицы чеек 5 сдвигаетс ,,:Да один, разр д. В последующих ст,р9. ,мат. чеек 5 после сдвиг прке ь1ду;дегр. астичного. остатка выпо ,с , суммирование его либо с р ( ес,ш,,аначеийе старшего-разр да равн ii--,Vi-,i- j:- X м f Jc.;j- ,риро :С 1|;улем, если значение ст шето рйзр да равно О. В итоге на выходах чеек 5 последней строки ма рОДы адЬлучаем. проверочный полином ) кодового полинома t (х) . 88 Декодирование циклического кода состоит из двух этапов: вычисление локатора ошибки 5 1,х) , вычисление полинома ошибки е(х) дл исправлени ошибки. При вычислении локатора ошибки (х. в регистре 1 записан прин тый кодовый полином h (х); в старших k разр дах регистра 2 записаны t младших коэффициентов порождающего полинома р(х), в регистре 10 записано инверсное значение локатора ошибки дл старшего разр да полиномаh (х). Коммутаторы 3 и 4 подключают к своим выходам выходы регистров 1 и 2 подачей, единичного сигнала на.входы 23 и 28. Элементы И 13 и 14 открыть: подачей единичного сигнала на входы 25 и 29. Элементы И 15 и 20 закрыты подачей нулевого сигнала на входы 26 и 30, в результате чего в сумматорах 19 чеек 5 выполн етс сум мирование по модулю два. Коммутатор 11 подключает, к вторым входам чеек 5 выходы коммутатора 3 подачей единичного сигнала на вход-24,. Коммутаторы 9 подключают третьи выходы чеек 5 к входам элементов ИЛИ 8 подачей единичного сигнала на вход 27. Содержимое старшего разр да регистра .1 через коммутаторы 3 и 11,и элемент ИЛИ 8 управл ет элементами И IВ чеек 5 первой строки.матрицы; третий выход каждой чейки 5 первого столбца через коммутатор 9 и элемеит ИЛИ 8 управл ет элементом И 18 чейки 5очередной строки матрицы; содержимое старших разр дов регистра I через коммутаторы 3 и П поступает на сумма- торы 19 чеек 5 первой строки,матри- цы , содержимое 1Г|-т-1 мпадцшх разр дов регистра 1 через элементы И 13 - (поступает на сум аторы 19 чеек 5 последнего столбца матрицы Как и при «одировании, в каждой строке матрицы чеек 5 формируетс частичный остаток в результате суммировани по модулю два значени предыдущего частичного остатка с порождающим полиномом р х) в зависимости от. содержимого старшего разр да предыдущего частичного остатка. При передаче частичного остатка на входы чеек 5 tuieдующей строки матрицы частичный остаток сдвигаетс влево .на-один разр д . В итоге, получаем локатор ошибки 5(х), который через открытые элементы И 14 записываетс в регистр 12 .Элемент ИЛИ 16 провер ет содержимое регистра 12 на нуль. Если локатор ошибки 6(xj не равен иулю, т.е. прин тый полином Ь (х) содержит ошибку, то на выходе 17 по вл етс сигнал, В этом случае выполн етс второй этап .декодировани - вычисление полинома ошибки е (х) . При вычислении полинома ошибки elx элементы И 13, 14 и 20. закрыты подачей нулевого сигнала на входы 25 26 и 29. Элементы И 15 открыты подачей единичного сигнала на вход 30. Содержимое регистра 2 через коммутатор 4 и элементы ИЛИ 7 поступает на входы элементов И 18 чеек 5 первой строки матрицы подачей единичного си нала на вход 28, Коммутатор 11 подключает- содержимое регистра 12 к вхо дам сумматоров 19 чеек 5 первой строки матрицы подачей нулевого сигнала на вход 24, Содержимое регистра 12 поступает на входы сумматоров 19 чеек 5. первой строки матрицы и суммируетс с нулем. Результат на выходах сумматоров 19 суммируетс по модулю два с содержимым регистра 10, т,е, осуществл етс сравнение вычисленного локатора ошибки с инверсным значением локатора ошибки первой позиции.Результат сравнени с выходов сумматоров 22 анализируетс элементами И 21 всех чеек 5.. Если сравниваемые локаторы равны, т.е. на вьссодах. всех сумматоров 22 по вл етс 1, то на шестом выходе чейки 5 первого столб ца матрицы вырабатываетс сигнал 1 который через открытый элемент И.15 поступает на соотлетствукнций счетный вход регистра 1, благодар чему исправл етс ошибка.в прин том полиноме Ь (х. Если сравви аеные локаторы не равны, то .вычисленный локатор с выходов сумматоров 19 чеек 5 постзг пает с одновременным, сдвигом иа трет входы чеек 5 очередной, строки натри цы, причем выход старшего разр да через коммутатор., 9 и элемент ИЛИ 8 управл ет первыми-входаъв элементов И 18 чеек 5, благодар -чему предыдущий локатор ошибки су в4ируетс по модулю два с р х) или. с .нулем. Далее вновь сравниваетс полученное значение .локатора ошибки с содержимым регистра 10 и. если сравниваемь1е локаторы равны, то н.а шестом выходе чейки 5 по вл етс значение 1И, которое через элемент И 15 исправл ет ошибки; в полиноме h (xj , если срав ниваемые локаторы не равны то осу- ществл етс . переход к. чейкам 5 следующей строки матрицы,- и -так далее до последней строки матрицы, В результате получаем-..-исходный кодовый полином t (х). При выполнении умножени в регистрах 1 и 2 записаны множимое и множитель . Коммутаторы 3 и 4 подключают к своим выходам выходы регистров 1 и 2 подачей нулевого сигнала-на входы 23 и 28. Элементы И 13.- 15 закрыты .подачей нулевых сигналов на входы 25, 29 и 30. Элементы И 20 открыты подачей единичного сигнала на входы 26, благодар чему в сумматоре 19 выполн етс арифметическое сложение, &.1ХОДЫ регистра I через коммутатор 3 и элементы ИЛИ 7 управл ют, входами элементов И 18, выходы регистра 2 через коммутатор 4.и элементы ИЛИ 8 управл ют первыми входами.элементов И 18. Коммутаторы 9 подключают выходы сукг маторов. 19 чеек -5 первога столбца матрицы к входам сумматоров 6 подагчей нулевого сигнала на вход 27. В каждой строке- чеек 5 матрицы выполн етс умножение множимого из регистра I на соответствующий разр д множител и сложение с предыдущим частным произведением, сдвинутым влево . После выполнени умножени на выходах сзгмматоров 6- по вл ютс старшие разр да произведени ) at на- тре- тьих выходах чеек 5 последней -стро- ки матрицы .- младшие разр ды произведени . Данное устройство- по сравнению с прототипом выполн ет-дополнительные функции: вычисление полинома опвс- бок, исправление,искаженных символов , что позвол ет-расширить область прнменени устройства и сократить суммарные затраты, оборудовани на реализацию всех функций устройства отдельными специалнзированшлми модул ми (арифметический.умножитель, модуль вычислени -синдрома, модульвычислени полинома ошибок, модуль исправлени искаженных символов), Введение дололнительных.функций в устройство, позвол ет «е только об- нарул вать наличие ошибок, но и исправл ть искаженные символы, увеличива тем саьшм помехозащищенность системы что создает возможность адаптации к уровню помех в.канале св зи, пам ти, накопител х и т.п. в зависимости от области применени .with the second, the inputs of the corresponding elements OR of the first group, the outputs of the second group of the second input.The switch is connected to the first inputs of the corresponding elements OR of the second; group, the second inputs of the elements of OR the second group, except the first, are connected to the first outputs of the corresponding matrix switches, whose information inputs connected to the third outputs of the corresponding computational cells of the first column of the matrix, the second outputs of the matrix switches are connected to the third inputs of the corresponding adders bl of the adders, the outputs of the elements OR of the second group are connected to the first inputs of the corresponding computational cells of the first column of the matrix, the outputs of the elements OR of the first rpynrai are connected with the second inputs of the corresponding computational cells of the first row of the matrix, each of the computational cells of the matrix contains two elements I. And the first a one-digit adder, the first input of the computational cell connected to the first input of the first element AND and the first output 1 of the computational cell, the second input of the first element AND connected to The second input and the second output of the computational cell, the output of the first element I are connected to the first input of the per BOQO one-digit adder :, the second and third inputs. Which are connected respectively to the third and fourth inputs of the computational cell, the transfer output of the first one-digit adder is connected to the first 5 . 11 is the input of the second element And, the second input of which is connected to the corresponding input of the matrix of computational cells, and the output - to the fourth output of the computational cell, output. The cyMNW one-bit adder is connected to the third output of the computational cell, the control inputs of the first and second input switches and matrix switches are connected. respectively, to the first, second, and third control inputs for supplying information to the device, contains a third input register, a third input switch, a result register, three groups of AND elements, an OR element, and the computational cell additionally contains a third AND element and a second one-digit adder, the fifth input of the computational cell is connected to its fifth output, the output of the sum of the first one-digit adder and the fifth input of the computational cell are connected to the first and second inputs of the second one-digit adder, the output of Whose is connected to the first input of the third element And, the second input of which is connected to the sixth input of the computational cell, and the output to the sixth output of the computational cell, the third inputs of the computational cells of the first row of the matrix are connected to the corresponding outputs of the third input switch, the information inputs of the first group of which except the input the last bit, connected to the corresponding outputs of the second group of the second input switch, the information inputs of the second group of the third input switch, except the first bit input connected to the outputs of the result register, the first information input of the last bit of the third input KCJ mutator is connected to the output (| m) + 1) of the first input register, the second information input of the first bit of the third input switch is connected to bus value O, the inputs of the result register are connected .. to the outputs of the elements of the first group, the first inputs of which are connected to the third outputs of the computational cells of the last row of the matrix, the outputs of the third input register connected to the fifth input m computational cells of the first row of the matrix, fifth outputs of the computational cells of the matrix are connected to the fifth inputs of the following cells 8 of the same columns, the third inputs of the computational cells of the last column of the matrix are connected to the outputs of the second, the first inputs of which are connected to the outputs of the lowest The first input register, the sixth outputs of the computational cells of the first column of the matrix are connected to the first inputs of the AND elements of the third group, the outputs of which are connected to the counting inputs of the higher bits of the first input register country, the sixth inputs of the computational cells of the last column of the matrix are connected to the bus value “11I nor 1, the sixth outputs of the computational cells of all columns of the matrix, except the first, are connected to the sixth inputs of the previous computational cells of the same rows of the matrix, the outputs of the result register are connected to the inputs of the ele ---. OR, the output of which is connected. To the output of a sign, device errors, the second inputs of the AND elements of the first, second and third groups are connected respectively to the first, second third control inputs of the device mode selection, the control input of the third input podklkgchy switch to the fourth control switch. entering, filing information. Figure 1 shows a diagram of a matrix computing device; figure 2 - diagram of the computational cell matrix. Matrix computing device contains input registers 1. and 2, input switches 3 and 4, matrix of computational cells 5, a block of inspectors 6, elements OR 7 and .8, reading switches 9, input register 10, input, switch 11, the register 12 of the result, the group of elements And 13 15, the element SH-16, the output 17 of the sign of error. Each computational cell 5 contains an element I-18, a one-bit adder 19, elements-I 20 and 21, a one-bit adder-22, the device contains, besides, the Controller. inputs .23. and 24 information feeds, control mode selection input 25, inputs 26 control matrixes of computational cells 5j control information inputs 2 7. and 28, control input 29 and -30 mode selectors, bus 31. values I, Shiu 32 values O. The device works next. When coding in register 1, the coefficients of the information polynomial (x) are written. in the highest k bits of register 2, the coefficients of the generating polynomial p (x) are written, except for the highest coefficient. Switches 3 and 4 connect to their outputs the outputs of registers 1 and 2 when applying single signals to inputs 23 and 28. Elements I 13. are opened by applying a single signal to input 25. And 14, 15 and 20 are closed by applying a zero signal to inputs 29, 30 and 26, as a result of which, in the adders 19 of the cells 5, modulo two is performed. The switch 11 connects to the second inputs of the cells 5. The outputs of the switch 3 by applying a single signal to the input 24. Commutator. 9, connect the third outputs of the cells 5 to the inputs of the elements OR 8 by applying a single signal to the input 27. The higher-order bit is supported by the commutator switches 3 and 11 and the element ШШ 8 controls the elements AND 18 cells 5 of the first row of the matrix; third. the outputs of the cells 5 of the first column through the switches 9 and the elements OR 8 control the elements AND 18, to 5 successive rows of the matrix; content; p1Noe bits; register 1 s. t; O. by (g + O and through switches 3 and 1 G are fed to adders 19,; cells -5, first row-matrix; content of Pn-1 minor bits; register. I through the elements, poslTyq; a .eTi, on the adders - 19 cells of the 5-last .. column of the matrix. In the first, 5 of the matrix, the sum of .rrBa is performed; Nie modulo two divisible g (.x} x and, detal p (x) if iodine The most significant bit of the dividend is 1, and if the contents of the most significant bit of a dividend are 0, then 14 divides the dividend (x) vx with zero, then a partial row of the matrix cells 5 is shifted ,,: Yes, one, bit. In subsequent articles, p9., cells 5, after shifting prkk1du; degr. asthichnogo. balance, s, summing it up with either p (eu, w ,, anaacuee older - The size is equal to ii -, Vi-, i- j: - X m f Jc.; j-, Riro: C 1 |; ulem, if the value is set to zero and equal to O. As a result, at the outputs of the cells 5 of the last row MAIN RANGE A test light of the code polynomial t (x) 88 Decoding a cyclic code consists of two steps: calculating the error locator 5 1, x), calculating the error polynomial e (x) to correct the error. When calculating the error locator (x., Register 1 contains the received code polynomial h (x); in the upper k bits of register 2, the lowest coefficients of the generating polynomial p (x) are written; in register 10, the inverse value of the error locator for the high bit is written polynomial h (x). Switches 3 and 4 connect the outputs of registers 1 and 2 to their outputs with a single signal to inputs 23 and 28. Open elements 13 and 14: by applying a single signal to inputs 25 and 29. And elements 15 and 20 closed by applying a zero signal to the inputs 26 and 30, resulting in adders 19 h The cell module 2 connects to the second inputs of cells 5 the outputs of switch 3 with a single signal to input-24, switch 6 connects the third outputs of cells 5 to the inputs of the elements of OR 8 with a single signal to input 27. The contents of the high-order register .1 through switches 3 and 11, and the element OR 8 controls the elements AND IB of the cells 5 of the first row of the matrix; the third output of each cell 5 of the first column through the switch 9 and the element OR 8 controls the element AND 18 of the cells 5 successive matrix rows; the contents of the upper bits of the register I through the switches 3 and P are fed to the totalizers of 19 cells 5 of the first row, the matrices, the contents of 1G | -t-1 mpadtshh bits of register 1 through elements 13 - (fed to the accumulators of 19 cells 5 of the last column of the matrix As with the odorization, in each row of the matrix of cells 5 a partial residue is formed as a result of modulo two summations of the previous partial residue with the generating polynomial px) depending on. the contents of the older bit of the previous partial balance. When transmitting a partial residue to the inputs of the 5 tuie cells of the next row of the matrix, the partial residue is shifted to the left. As a result, we get an error locator 5 (x), which, through open elements AND 14, is written into register 12. The OR element 16 checks the contents of register 12 to zero. If the error locator 6 (xj is not equal to the force, i.e. the received polynomial b (x) contains an error, then an output 17 appears. In this case, the second stage of decoding is performed - the calculation of the error polynomial e (x) When calculating the error polynomial, elx elements AND 13, 14 and 20. are closed by applying a zero signal to inputs 25 26 and 29. Elements AND 15 are opened by applying a single signal to input 30. The contents of register 2 through switch 4 and elements OR 7 are fed to the inputs of elements And 18 cells 5 of the first row of the matrix by supplying a single signal to input 28, Switch 11 connects with Possessed by register 12 to the inputs of adders 19 cells 5 of the first row of the matrix by applying a zero signal to input 24, the contents of register 12 are fed to the inputs of adders 19 cells 5. of the first row of the matrix and summed with 0. The result at the outputs of adders 19 is modulated two with the content the register 10, t, e, compares the calculated error locator with the inverse value of the error locator of the first position. The result of the comparison with the outputs of adders 22 is analyzed by elements And 21 of all cells 5 .. If the compared locators are equal, i.e. on vssodah. of all adders 22 appears 1, then at the sixth output of cell 5 of the first column of the matrix a signal 1 is produced which through an open element I.15 enters the corresponding input of register 1, due to which the error is corrected. in the received polynomial b (x. If the locator locators are not equal, then the computed locator from the outputs of the adders 19 cells 5 postzg drops simultaneously, shifting and rubbing the inputs of the next 5 cells, the lines of sodium, and the high-level output through the switch, 9 and the OR 8 element controls first-login items and 18 5, due -What previous error locator sous v4iruets modulo two to p x) or less. with. The resulting error blocker value is then again compared with the contents of register 10 and. if the locators are equal, then in the sixth output of cell 5, the value 1И appears, which, through the element 15, corrects errors; in the polynomial h (xj, if the compared locators are not equal, then go to the cells 5 of the next row of the matrix, and so on until the last row of the matrix, as a result we get –... the original code polynomial t (x When multiplying in registers 1 and 2, the multiplicand and multiplier are recorded. Switches 3 and 4 connect the outputs of registers 1 and 2 to their outputs by applying a zero signal to inputs 23 and 28. Elements 13 and 13. are closed by applying zero signals to inputs 25, 29 and 30. And elements 20 are opened by applying a single signal to inputs 26, so that the adder E 19, arithmetic addition is performed, & I1 register I inputs through switch 3 and elements OR 7 control, the inputs of elements AND 18, outputs of register 2 through switch 4. and elements OR 8 control the first inputs of elements AND 18. Switches 9 connect the outputs of the sykg mators. 19 cells -5 of the matrix matrix's first to the inputs of the adders 6 of the zero signal to input 27. In each row of the matrix cells 5, the multiplicated from register I is multiplied by the corresponding multiplier and added to the previous partial product shifted to the left. After performing the multiplication at the outputs of the szmmator 6-, the highest bits of the product appear) at the third outputs of the cells 5 of the last row of the matrix. The lower bits of the product. Compared with the prototype, this device performs additional functions: calculating the polynomial of the optic, correction of distorted characters, which allows to expand the area of application of the device and reduce the total cost of equipment for implementing all the functions of the device by individual special modules (arithmetic. the multiplier, the module for calculating the syndrome, the module for calculating the error polynomial, the module for correcting the distorted characters), the introduction of additional functions in the device allows These errors, but also correct distorted symbols, thereby increasing the noise immunity of the system, which makes it possible to adapt to the level of interference in the communication channel, memory, accumulators, etc. depending on the application.

Ф 4 Д ФФ 4 Д Ф

Claims

MATRIX COMPUTER DEVICE containing the first and second input registers, two input switches, a matrix of computational cells, an adder block, OR elements, matrix commutators, the first outputs of the computational cells of each row of the matrix being connected to the first inputs of subsequent computational cells of the same matrix row, second outputs the computing cells of the matrix rows are connected to the second inputs of subsequent cells of the same columns of the matrix, the third outputs of the computing cells, the matrices are connected to the third inputs of the subtract unit cells of the previous columns of the next rows of the matrix, and the third 'outputs of the cells of the last row of the matrix are the outputs of the device, the fourth outputs of the cells of the rows of the matrix are connected in series with the fourth inputs of the previous cells of the same rows of the matrix, and the fourth outputs of the cells of the first column of the matrix are connected to the first inputs correspond to the adders of the adder block, the transfer output of each adder of the adder block is connected to the second input of the previous the adder of the adder block, the outputs of the sum of the adders of the adder block are the outputs of the device, the outputs of the first input register are connected to the information inputs of the first input switch, the outputs of the first group of which are connected with the first inputs correspond to - | Of the OR elements of the first group, the output— And the outputs of the second input register are connected — If are connected to the information inputs of the second input switch, the outputs ' _a ' of the first group of which are connected to the ® second inputs of the corresponding OR elements of the first group, the outputs of the second group of the second input the commutators are connected to the first inputs of the corresponding OR elements of the second group, the second inputs of the OR elements of the second group, except the first, are connected to the first outputs of the corresponding matrix switches, the information inputs of which dineny with third outputs corresponding computational cells of the first column of the matrix, the second matrix vyhody- kommutatorov.soedineny with respective third inputs of the adders adders block elements OR outputs of the second group are connected to first inputs of respective cells of the first computing stolb-

1134948 A matrix of the matrix, the outputs of the OR elements of the first group. The corresponding computational cells are connected to the second inputs. The first row of the matrix, with each computational cell \ matrix contains two And elements and the first one-bit adder, the first input of the computational cell being connected to the first input of the first element And and the first is the output of the computing cell, the second 'input of the first element And is connected to the second input and the second output of the computing cell, the output of the first element And. connected to the first input of the first one-bit adder, the second and third inputs of which are connected, respectively, with the third and fourth inputs of the computing cell, the transfer output of the first one-bit adder is connected to the first input of the second element And, the second input of which is connected to the corresponding input, controls the matrix of computing cells and the output is to the fourth output of the computing cell, the output of the sum of a single-bit adder is connected to the third output of the computing cell, the control inputs of the first and second -input switches and matrix switches are connected respectively- to the first, second and. third feed control inputs. device information, characterized in that, for the purpose of ·.

expansion of functionality due to computation of polynomial errors, the device contains: a third input register. the third input · switch, the result register, three groups of AND elements, the OR element, and the computational cell additionally contains the third AND element and the second one-bit adder, the fifth input of the computational cell connected to its fifth output, the output of the sum of the first one-bit adder and fifth the input of the computing cell is connected to the first and second inputs of the second single-digit adder, the output of the sum of which is connected to the first input of the third, element And, the second input of which is connected to the sixth input of the computing cell, and the output is to the sixth output of the computational cell, the third inputs of the computational cells of the first row of the matrix are connected to the corresponding outputs of the third input switch, the information inputs of the first group of which, in addition to the input of the last category, are connected to the corresponding outputs of the second group of the second input switch, the information inputs of the second troupe the third input switch, in addition to the input of the first discharge, is connected to the outputs of the result register, the first information input of the last discharge of the third input to switch is connected to the output of the (ιτ> + 1) -th discharge of the first input register, the second information input of the first discharge of the third input switch is connected to the value bus O, the inputs of the result register are connected to the outputs of the elements. And the first group, the first inputs of which are connected to the third outputs computational cells of the last row of the matrix, the outputs of the third input · register are connected to the fifth inputs of the computational cells of the first row of the matrix, the fifth outputs of the computational cells of the matrix are connected to the fifth inputs of the following cells of the same columns, the third inputs of the computational cells of the last column of the matrix are connected to the outputs of the And elements of the second group, the first inputs of which are connected to the outputs of the least significant bits of the first input register, the sixth outputs of the computational cells of the first column. The matrices are connected to the first inputs of the And elements of the third group, the outputs of which are connected to the counting inputs of the oldest bits of the first input register, the sixth inputs of the computational cells of the last column of the matrix are connected to the value. I ”, the sixth outputs of the computational cells of all columns of the matrix, in addition to the first, are connected to the sixth inputs of the previous calculator. ¹ 'cells of the same rows of the matrix, the outputs of the result register are connected to the inputs of the OR element, the output of which is connected to the output of the error indicator of the device, the second inputs of the elements And the first., Second and third groups are connected respectively to the first, second and third control inputs * I will give a choice of the device mode, the control input of the third input switch is connected to the fourth control input of information supply.