SU1388892A1 - Процессор быстрого преобразовани Фурье - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники, в частности к устройствам дл  спектральноasos ; UHCpafff OtfUU го анализа сигналов, представленных в цифровой форме. Цель изобретени  - повышение быстродействи . Поставленна  цель достигаетс  за счет того, что в состав процессора входит блок синхронизации 1, счетчик итераций 2, счетчик отсчетов 3, счетчик адресов 4 5 формирователь сигналов приращений 5, формирователи адреса 6,7, мультиплексоры 8,9, регистры адреса 10,11, блок посто нной пам ти 12, дешифратор 13, блок пам ти 14, коммутаторы 15,16, арифметический ,блок 17, элемент НЕ 18, коммутатор 19 3 ЗоП. ф-лы, 4 ило (/ с tf3u8.t

Description

Изобретение относитс  к вычислительной технике, в частности к уст™ ройствам дл  спектрального анализа сигналов представленных в цифровой форме.

Цель изобретени  - повышение быстродействи  устройства

На фиг„1 приведена функциональна  схема процессора быстрого преоб- разовани  Фурье (ВПФ) на фиг„2 - функциональна  схема формировател  сигналов приращений; на фигоЗ - функциональна  схема формировател  адреса (оперативной пам ти); на фиг„4 - Фзткциональна  схема формировател  адреса посто нной пам тис

Процессор (фиГоО содержит блок i синхронизации , счетчик 2 итерации , счетчик 3 отсчетов, счетчик 4 адресов весовых коэффициентов, формирователь 5 сигналов приращений, формирователь 6 адреса -оперативной пам ти, формирователь 7 адреса посто нной пам ти, мультиплексор 8 ад- раса оперативной пам ти, мультиплексор 9 адреса посто нной пам ти, регистр 10 адреса оперативной пам ти, регистр 11 адреса посто нной пам ти, блок 12 посто нной пам   и, дешифра- тор 13, блок 14 оперативной пам ти, коммутаторы 15 и 16, арифметический блок 17 J элемент НЕ 18 и коммутатор 19.

Формирователь сигналов приращений (фиго2) образуют элементы НЕ 20 - 1- 20-К+1, дешифратор 21, коммутаторы 22-1-22-К, элементы И 23 -1 - 23 - К элементы И 24-1 - 24-К и элемент ИЛИ 25 о

Формирователь ад,реса оперативной пам ти включает элементы ИЛИ 26- - 26-К-З, сумматоры 27-1 27-К-2 по модулю 2 и коммутаторы 28-1 - 28-К-2

Формирователь а;,реса посто нной пам ти (фиго4) содержит элементы ИЛИ 29-1 - 29-К-4,, С1; мматоры по модулю 30-1 - 30-К-З и коммутаторы 31-1 31-К-З.

Устройство работает следующим об- разомо

На вход блока 1 синхронизации поступает внешний управл ющий сигнал запуска

Запись последовательности отсчето входного сигнала в блок 14 оперативной пам ти осуществл етс  в нормальном пор дке.При обработке комплексно

Q i-

0 5 n

5 0

0

5

5

последовательности в блоке 14 опера1C

тивной пам ти записываетс  , где К - целое, комплексных отсчетов сигнала. В режиме обработки действительного сигнала в блок 14 оперативной пам ти вводитс  2N действительных отсчетов сигнала, причем втора  половина последовательности записываетс  в  чейки пам ти, отведенные дл  мнимой части .N-точечной входной последовательности, далее производ тс  операции над образованной таким способом N-точечной комплексной последовательностью

Вычисление спектра действительной последовательности выполн етс  по специальному алгоритму БПФ„

В соответствии с графом алгоритма БПФ действительной последовательности с замещением дл  записи промежуточных результатов вычислений требуетс  N  чеек пам ти комплексных чисел . Такой объем пам ти требуетс  и в режиме обработки устройством N-точечной последовательности по стандартному алгоритму БПФ с замещением.

После записи всей входной информации начинаетс  процесс ее обработки ,, При вычислении спектра действительной последовательности на любой итерации из блока 14 оперативной пам ти считываютс  два оперенда, представл ющие собой комплексные числа, которые поступают в арифметический блок 17, реализующее вычисление, базовой операции специального алгоритма БПФ действительной последовательности

Особенностью базовой операции алгоритма БПФ действительной последовательности по сравнению с базовой операцией стандартного алгоритма БПФ  вл ютс  перестановка мнимой части первого оперенда и действительной части второго оперенда при показателе весового множител , равном нулю, и комплексное сопр жение числа на выходе вычитател  арифметического блока 17

В режиме обработки действительного сигнала, который задаетс  внешним управл ющим сигналом типа обрабатываемой последовательности (комплексной или действительной), поступающим через блок 1 синхронизации (фиГоО на вход дешифратора 13 и на управл ющие входы коммутатора 19, мультиплексорп

8

i:ipecH , пам ти и

мультиплексор; 9 ;1дреса посто нной

пам т 1, дл  рсализ п,ии базовой операции алгорт1тма БПФ действительной последовательности дешифратор 13 формирует управл бщий сигнал, по которому на выходы коммутаторов 15 и 16 пропускаютс  сигналы соответственно с второго и третьего выхода блока 14 оперативной пам ти, а на выход коммутатора 19 пропускаетс  сигнал непосредственно с выхода мнимой части второго результата арифметического блока 17 о

Новые значени  операндов с выходов арифметического блока 17 и коммутатора 19 поступают на входы блока 14 операвтивной пам ти.

Пор док выборки входных; операндов в арифметический блок 17 и записи результатов вычислений в блок 14 оперативной пам ти на любой итерации формируетс  с помощью счетчика 3 отсчетов и формировател  5 сигналов приращений о На произвольной i-и итерации (i-1,К) базовые операции можно разбить на групп так, что в каждой из групп базовые операции имеют одно и то же значение весового множител , причем в пределах одной группы дл  каждой базовой операции двоичный код адреса второго . операнда получаетс  из двоичного код адреса первого оперенда путем инверсии его (Ktl-i)-ro разр да Это свойство использовано в формирователе 5 сигналов приращений Дл  формировани  адресов операндов используютс  3,4,о„„,К+2-1 разр ды счетчика 3 отсчетов. Сигнал с каждого i-ro разр да счетчика 3 отсчетов (,K+2 поступает через элемент ИЕ 20-i-l на один вход и непосредственно на другой вход коммутатора . (фиго2)„ Управление коммутатором 221-2 осуществл етс  сигналом с выхода элемента И 23-i-2, на входы которого поступают с (К+3-)-го выхода дешифратора 21 и сигнал первого разр да счетчика 3 отсчетов, Б зависимости от состо ни  которого на (К+3-i)-й итерации на выход коммутатора 22-1-2 пропускаетс  пр мое или инверсное значение i-ro разр да счетчика 3 отсчетов На j-й итерации ( J-I,K) по управл ющему сигналу с (K+l-j)-ro элемента И 23-K+l-i, на вход которого подаетс  сигнал j-ro

10

15

20

25

30

88892

разр да дешифратора 21, наход щийс  на j-и итерации в единичном состо нии , на выкол (K-t-l-j)-ro коммутатора 22-K+1-J пропускаетс  .инверсное значение (K+3-j)-ro разр да счетчика отсчетов с выхода (K-fi-j)-ro элемента НЕ 20-K+1-J в тот момент, когда сигнал первого разр да счетчика 3 отсчетов 3 находитс  в единичном состо нии о На выходах коммутаторов 22-i ,К) последовательно формируютс  адрес первого операнда при нулевом состо нии сигнала 1-го разр да счетчика отсчетов и адрес второго оперенда при единичном состо нии сигнала i-ro разр да счетчика отсчетов о Сигналы с выходов коммутаторов 22-i (,K) переписываютс  в блок оперативной пам ти с тактом следовани  операндов

Поскольку дл  образовани  адреса операнда используютс  3 (К+2)-1 разр ды счетчика 3 отсчетов, а на управл ющие входы коммутаторов 22-i (,K) подаетс  1-й разр д счетчика отсчетов, то кажда  пара адресов операндов формируетс  дважды: дл  считывани  исходных операндов из блока 14 оперативной пам ти, а затем дл  записи результатов вычислений в блок 14 оперативной пам ти по тем же адресам

5

0

5

0

Переход к формированию адресов следующей группы базовых операций осуществл етс  путем параллельной перезаписи содержимого регистра 10 адреса оперативной пам ти в счетчик 3 отсчетов по выходному сигналу количества групп базовых операций формировател  5 сигналов приращений, С приходом после перезаписи счетного импульса счетчик 3 отсчетов начинает вырабатывать сигналы дл  формировани  адресов операндов новой группы Число перезаписей в счетчик 3 отсчетов определ етс  количеством групп базовых операций на итерации. Дл  формировани  сигнала количества групп базовых операций в формирователе 5 сигналов приращений используютс  элемент ИЛИ и элементы И 26-i ,K), на входы которых подаютс  сигналы от дешифратора 21, 3- г(к+1)-1 разр ды счетчика 3 отсчетов и гребенка импульсов от блока 1 синхронизации с периодом, в 2 раза большим периода следовани  операндов о

51

При выполнении базовой операции алгоритма БПФ в арифметической блок 17 по соответствующему входу подаетс  значение весового коэффициента из блока 2 посто нной пам тио В блоке 12 посто нной пам ти значени  весово экспоненцальной функции записаны g нормальном пор дке. Дл  считывани  весовых коэффициентов в соответствии с алгоритмом БПФ действительной по- следоват ельности используетс  формирователь 7 адреса посто нной пам ти,  вл ющийс  комбинагщонной схемой и преобразующий двоичный код Sk-4 S К-, ,„,3д, поступающий от счетчика 4 адресов весовых коэффициентов по формуле

Г5к-эи , i K-2-p

g I к-2-i

21S; (mod2), .p, r-°

 е Зк-гд ,gg двоичный код на

При вычислении спектра 2N-точечной действительной последовательности по специальному алгоритму БПФ устройство N Г

ций, а общее количество базовых операций , выполн емое известным устройстN

на выходе формировател  ад,ре- - выполн ет V, --т базовых опера- са посто нной пам ти; р - Номер самого старшего из ненулевых разр дов двоичного

вом, составл ет / --- (ogjN+3)-lo

кода SK-; S oooSo, при (,3-2) ,

Результирующий адрес весового коэффициента дч-г. О к-э ° «go через мультиплексор 9 адреса посто нной пам ти поступает на регистр 11 адреса посто нной пам тио

Организаци  считывани  по алго- ритму БПФ на 1 -и итерации 2 значений весовых коэффициентов каждое из которых повтор етс  N/2 раз, осуществл етс  на основе счетчика 4 адресов весовЬпс коэффициентов, на счетный вход которого подаетс  сигнал перезаписи счетчика 3 отсчетов о Перед началом каждой итерации по сигналу от блока 1 синхронизации счетчик 4 адресов весовых коэф({)ициентов обнул етс  Число состо ний счетчика адреса на каждой итерации определ етс  числом перезаписей счетчика 3 отсчетов, что эквивалентно количеству групп базовых операций.

Дл  считывани  результатов вычислений из блока 14 оперативной пам ти в нормальном пор дке используетс  формирователь 6 оперативной пам ти, реализующий преобразование двоичного кода g, g, поступающего от формировател  5 сигналов приращений по формуле

k-(- 1

fg; ,Up

g ;- д;.,+ (mod2), ,

g.-,.

j

где р - номер самого младшего из ненулевых разр дов числа д, при считаетс  SK-I S «.г о о.So двоичный код на выходе формировател  адреса I оперативной пам ти

На этапе считывани  результатов вычислени  спектра сигнала на выход мультиплексора 8 адреса оперативной пам ти пропускаютс  двоичные коды адресов спектральных отсчетов 5,, S . „ о ocoSjjOT формировател  6 адреса оперативной пам ти, которые записываютс  в регистр 10 адреса оперативной пам ти .

При вычислении спектра 2N-точечной действительной последовательности по специальному алгоритму БПФ устройство N Г

ций, а общее количество базовых операций , выполн емое известным устройстN

выполн ет V, --т базовых опера-

вом, составл ет / --- (ogjN+3)-lo

Режим обработки устройством комплексной входной последовательности во многом аналогичен режиму обработки действительной последовательности, поскольку реализуемые специальный

алгоритм БПФ действительной последовательности и стандартный алгоритм комплексной последовательности имеют одинаковую структу13у. Отличие заключаетс  в следующем. Б случае обработки комплексной последовательности при нулевом значении показател  весового коэффициента по управл ющему сигналу от дешифратора 13 осуществл етс  коммутаци  второго и третьего выходов

блока 14 оперативной пам ти так, что на выход коммутатора 15 пропускаетс  сигнал с третьего выхода, на выход коммутатора 16 - с второго выхода блока оперативной пам ти 14, а на выход коммутатора 19 пропускаетс  сигнал после элемента НЕ 18, За счет этих коммутаций реализуетс  выполнение базовой операции стандартного алгоритма БПФ комплексной последовательности . Кроме того, на вход регистра 1 1 адреса посто нной пгм т.-: через мультиплексор 9 адреса посто нной пам ти записываютс  состо ни 

счетчика 4 адресов весовых коэффициентов . При этом дл  организации счи- тьюани  весовых: коэффициентов в двоично-инверсном пор дке в старшие разр ды регистра 11 адреса посто нной пам ти записываютс  значени  млаших разр дов счетчика 4 адресов весо вых коэффициентов„ Дп  считывани  результатов вычислений спектра сигнала из блока 14 оперативной пам ти исползуютс  разр ды счетчика отсчетов, знчени  которых поступают через мультиплексор 8 адреса оперативной пам ти на вход регистра 10 адреса оперативной пам ти Дл  формировани  двоично-инверсного пор дка следовани  адресов также используетс  перестановка разр дов счетчика 3 отсчетов .

Claims (1)

1.Процессор быстрого преобразовани  Фурье, содержащий блок пам ти, блок посто нной пам ти, арифметический блок, блок синхронизации, первый и второй регистры адреса, формирователь сигналов прираш;ений, счетчик итераций и счетчик отсчетов, инфор- мационные выходы счетчика итераций и счетчика отсчетов подключены соответственно к первому и второму входам формировател  сигналов приращений , выходы первого и второго регистров адреса подключены к адресным входам соответственно блока пам ти и блока посто нной пам ти, о т л и- чающийс  тем, что, с целью повьш1ени  быстродействи , в него введены три коммутатора, элемент НЕ, дешифратор, первый и второй мультиплексоры , первый и второй формирователи адреса и счетчик адреса, инфор- мационный выход которого подключен к первому информационному входу первого мультиплексора и входу первого формировател  адреса, выход которо- го подключен к второму информационному входу первого мультиплексора, выход которого подключен к информационному входу второго регистра адреса, тактовый вход которого подключен к первому выходу блока синхронизации , второй третий, четвер- тьй, п тый и шестой выходы которого подключены соответственно к тактовому входу первого регистра адреса, счетному входу счетчика итерации.

Q г 0

5 о д г

5

0

5

счетному входу счетчика отсчетов, третьему входу формировател  сигналов приращений и счетному входу счетчика адреса, вход обнулени  которого соединен с входом обнулени  счетчика отсчетов и подключен к первому выходу блока приращений, второй выход которого подключен к первому информационному входу второго мультиплексора , второй информационный вход которого соединен с входом второго формировател  адреса и подключен к информационному выходу счетчика отсчетов, установочный вход которого подключен к выходу первого регистра адреса, информационный вход которого подключен к вы-. ходу второго мультиплексора, третий информационный вход которого подключен к выходу второго формировател  адреса, седьмой выход блока синхронизации подключен к первому управл ющему входу второго мультиплексора, первому входу дешифратора и управл ющему входу первого коммутатора, первый информацион- ньй вход которого подключен к выходу Элемента НЕ, вход которого соединен с вторым информационным входом второго коммутатора и подключен к выходу мнимой части второго операнда арифметического блока, выходы реальной и мнимой частей первого операнда и выход реальной части второго операнда которого подключены соответственно к входам реальной и мнимой частей первого операнда и реальной части второго операнда блока пам ти,выходы реальной части первого операнда и мнимой части второго операнда которого подключены к входам соответственно реальной части первого операнда и мнимой части второго оп еранда арифметического блока, входы мнимой части первого операнда и реальной части второго операнда которого подключены к выходам соответственно второго и третьего коммутаторов, первые информационные входы которых подключены к выходу мнимой части первого операнда блока пам ти, выход реальной части второго операнда которого подключен к вторьш информационным входам второго и третьего коммутаторов, . управл ющие входы которых подключены к выходу дешифратора, второй вход которого соединен с входом задани  коэффициентов арифметического блока

и подключен к выходу блока ПОСТОЯ НО

пам ти, пыход nepBoi o коммутатора .подключен к входу мнимой части вто- рог о операнда блока пам ти, вход управлени  записью-считыванием которог подключен к восьмому выходу блока синхронизации, дев тый выход которого подключен к второму управл ющему входу второго мультиплексора, а информационными входами группы процессора  вл ютс  входы реальных: и мнимы частей первого и второго операндов блока пам ти с,

2о Процессор по и, отличающийс  .тем, что формирователь сигналов приращений содержит К+1 (,jN, N - размер преобразовател ) элементов НЕ, дешифратор, К коммутаторов, элемент ИЛИ, первую и вторую 1 руппы из К элементов И, выход i-ro (, К ) элемента НЕ подключен к первому информационному входу (i- 1 ) -го коммутатора, второй информационный вход которого соединен с входом 1-го элемента НЕ, пер- вым входом i-ro элемента И первой группы и  вл етс  входом i-ro разр да второго входа формировател  сигналов приращений, первым входом которого  вл етс  вход дешифратора.

j-й (j 1,К) выход которого подключен к первому входу (к-j+l) мента И второй группы, 1-й (, К-1), выход дешифратора подключен к второму входу (к-1+1)-го элемента И первой группы, третий вход которого соединен с (К-1)-м входом элемента ИПИ и подключен к вькоду (К-1)-го элемента И первой группы К-й выход дешифратора подключен к первсчму входу первого элемента И первой группы, второй вход которого  вл етс  третьим входом формировател  сигналов приращений, первым вькодом которого  вл етс  выход элемента ИЛИ, выход первого элемента НЕ подключен к вторым входам элементов И второй группы, управл ющий вход j-го коммутатора подключен к выходу j-ro элемента И второй группы, а выходы коммутаторов объединены и  вл ютс  вторым вьтходом формировател  сигналов приращений, входом первого разр да второго входа которО Го  вл етс  вход первого элемента НЕ с

3„ Процессор по пЛ, о т л и - ч ,ч И1 ц и и с   тем, что первый фор ми1- пп:п-ель адреса содержит К-4 :элеЙ

о х

15

38889.210

г.ентов ИЛИ, К-3 сумматоров по модулю два, К-3 коммутаторов, в(,гход i-ro ( К-4) элемента ИЛИ подключен к управл ющему входу I-го кот-тмутатора, первый инфop faциoнньri вход которого соединен с первым входом (i+l)-ro сумматора по модулю два и подключен к выходу I-го сумматора по модулю

Q два, первый вход I-го (,K-3) элемента ИЛИ подключен к выходу (j+l)-ro элемента ИЛИ, а первый вход (К-4)-го элемента ИЛИ соединен с управл ющим входом (к-З)-го коммутатора и  вл етс  входом (к-1)-го разр да первого формировател  адреса, выход (К-З) -го сумматора по модулю два подключен к первому информационному входу (К-З)-го коммутатора, второй

20 вход i-ro эл.емента ИЛИ соединен с вторым входом (i+)-ro сумматора по модулю два, вторым информационным входом (i+l)-ro коммутатора.и  вл етс  входом (i+2)-ro разр да первого

25 формировател  адреса, входом второго разр да которого  вл ютс  соединенные между собой второй ипформацион- ный вход первого коммутатора и первый вход первого сумт атора по модулю

:jQ два, первьш вход которого  вл етс  входом первого разр да первого формировател  адреса, выходы коммутаторов объединены с входами первого и К-го разр дов первого формировател  адреса и  вл ютс  выходом первого формировател  адреса,

4;, Процессор по По , о т л и - чающийс  тем, что,второй формирователь адреса содержит К-3 элементов ИЛИ, К-2 сумматоров по модулю два, К-2 коммутаторов, причем выход i-ro (i r К-3) элемента ШТИ подключен к управл ющему входу (i + l)-ro кo rмyтaтopa, выход j-ro (, К-4) элемента ИЛИ подключен к первому входу {j+l)-ro элемента ИЛИ, а первьш вход первого элемента ИЛИ соединен с управл ющим входом первого коммутатора и  вл ет35

40

45

с  входом К-го разр да второго мировател  адреса, входом 1-го (, К-2) разр да которого  вл ютс  соединенные между собой второй вход (к-1 )-го элемента ИЖ, первый вход (К-1-1 )-.го сумматора по модулю два,  торой вход (К-1)-го сумматора по модулю два и первый информационный вход (К-1)-го коммутатора, второй информационный вход которого подключен к выходу (к-1)-го сумматора по модулю два, второй вход первого элемента ИЛИ соединен с вторым входом первого сумматора по модулю два, первым информационным входом первого коммутатора и  вл етс  входом(К-1)-г разр да второго формировател  адреса , входом второго разр да которого  вл ютс  соединенные между собой первый вход (К-З/то сумматора по модулю два, первый вход (К-2)-го сумматора по модулю два и первый информационный вход (К-2)-го коммута

тора, второй информационный вход которого подключен к выходу (к-2)-го сумматора по модулю два, второй вход которого  вл етс  входом первого разр да второго формировател  адреса, а выход первого сумматора по модулю два подключен к второму информационному входу первого коммутатора, выходы коммутаторов, входы первого и К-го разр дов второго формировател  адреса объединены и образуют выход второго формировател  адреса .

Фиг.2

А. Г

28 J

/ч /V

/ /

.i

Jt

ZB-

26-2

±L:

±

ffw J

К 8

/tv

Г ч

g-X-j ЭД

«

34L.

Фиг. 5