SU1130872A1 - Устройство дл быстрого преобразовани Фурье - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ БЫСТРОГО ПРЕОБРАЗОВАНА ФУРЬЕ, содержащее последовательно -соединенные генератор тактовых импульсов, счетчик адреса и блок посто нной пам ти, блок посто нной пам ти коэффициентов и К вычислительных блоков, каждый из которых состоит из первого и второго коммутаторов , первого, второго, третьего и четвертого узлов пам ти и арифметического узла, информационные выходы первого и второго коммутаторов подключены к информационным входам соответственно первого и второго узлов пам ти, управл ющие, входы которых подключены к выходам соответственно первого и второго разр дов блока посто нной пам ти, выходы третьего, четвертого, п того и щестого разр дов которого подключены к управл ющим входам соответственно третьего и четвертого узлов пам ти, первого и второго коммутаторов -го (,K) вычислительного блока, первые информационные входы первого и второго коммутаторов j-го () 1,К-1) вычислительного блока подключены к информационным выходам соответственно первого и второго узлов пам ти (j+1)-ro вычислительного блока, первый информационньм вход второго коммутатора К-го вычислительного блока подключен к информационному выходу первого узла пам ти первого вычислительного блока, вторые информационные входы первого и второго коммутаторов

Description

и второй коммутаторы, регистр сдвига, в каждьй вычислительный блок введен переключатель, а в каждый арифметический узел введен элемент НЕ, при- , чем информациоиньш выход регистра сдвига подключен к первому информа ционному входу первого коммутатора, информационный выход которого соединен с информационным выходом второго кoм fyтaтopa и с первьм информационньм входом первого коммутатора К -го вычислительного блока, второй информационный вход первого коммутатора соединен с первым информационным входом второго коммутатора, с информащ онным входом регистра сдвига и  вл етс  первым информационным входом устройства,вторым информационным входом которого  вл етс  второй информационнМ вход второго коммутатор а, управл ющие входы первого и второго комм /таторов подключены к выходам соответственно восьмого и дев того разр дов блока посто нной пам ти, выход дес того разр да которого подключен к управл ющему входу переключател  (р Тд вычислительного блока, информационные выходы первого и второго узлов пам ти р -го вычислительного блока подключены соответственно к первому и второму информационным входам переключател  р-го вычислительного блока, первьй и второй информационные выходы которого подключены соответственно к второму входу умножител  и вторым входам сумматора и вычитател  арифметического узла вычислительного блока, выход вычитател  арифметического узла подключен к входу элемента НЕ арифметического узла, выход которого подключен к вторым информационным входам первого и второго коммутаторов арифметического узла.

Изобретение относитс  к вычислительной технике, в частности к устройствам дл  спектрального анализа сигналов, представленных в цифровой форме, и может быть использовано дл  вычислени  спектра сигналов и их фильтрации, в частности области в св зи, навигации, телеметрии и других област х техники.

Известны многопроцессорные цифровые устройства быстрого преобразовани  Фурье, реализующие метод вычислений по алгоритму быстрого преобразовани  Фурье (БПФ), позвол ющие вычислить N коэффициентов дискретного преобразовани  Фурье временной последовательности по N выборкам входного . сигнала. Эти устройства содержат блоки пам ти, арифметические блоки, блок пам ти коэффициентов и работают в реальном масштабе времени lj .

Наиболее близким по технической сущности к изобретению  вл етс  устройство быстрого преобразовани  Фурье , содержащее блок управлени , блок формировани  весовых коэффициентов и , где f - целое число () вычислительных блоков, каждый из которых состоит из коммутаторов, блоков пам ти и арифметического блока, причем управл ющие входы коммутаторов подключены к выходам блока управлени , а информационный вход арифметического блока - к выходу блока формировани  весовых коэффициентов. -Это устройство реализует граф алгоритма БПФ с однородной структурой, .при которой адресаци  записи и считьшани  обрабатьшаемых чисел не зависит от номера интеграции. Вследствие однородности графа алгоритма БПФ св зи между К вычислительными блоками остаютс  фиксированными в процессе вычислений Zj .

Недостатком этого устройства  вл етс  низкое быстродействие и избыточный объем пам ти при вычислении пре- образовани  Фурье действительного входного сигнала.Цель изобретени  - повьшение быстродействи  устройства дл  быстрого преобразовани  Фурье.

Цель достигаетс  тем, что в устройство дл  быстрого преобразовани  Фурье, содержащее последовательно соединенные генератор тактовых импульсов , счетчик адреса и блок посто нно пам ти, блок, посто нной пам ти коэффициентов и k вычислительных блоков, каждыйиз которых состоит из первого и второго коммутаторов, первого,второго , третьего и четвертого узлов пам ти и арифметического узла, инфор мационные выходы первого и второго коммутаторов подключены к информационным входам соответственно первого и второго узлов пам ти, управл ющие входы которых подключены к выходам соответственно первого и второго раз р дов блока посто нной пам ти, выходы третьего, четвертого, п того, и шестого разр дов которого подключены к управл ющем входам соответствен но третьего и четвертого узлов пам ти , первого и второго коммутаторов 1-го i (,К) вычислительного блока, первые информационные входы первого и второго коммутаторов j-ro (,k-1 вычислительного блокг подключены к информационным выходам соответственно первого и второго узлов пам ти (j+1)-ro вычислительного блока, первый информационный вход второго коммутатора k -го вычислительного блока подключен к информационному выходу первого узла пам ти первого вычислительного блока, вторые информационные входы первого и второго коммутаторов (2т-1)-го (,k./2) вычис11ительного блока подключены к информационным выходам третьих узлов пам ти соответственно ,т-го и (m+k/2)-ro вычислительных блоков, вторые информационные входы второго и первого коммутаторов 2f-ro ( ,k/2) вычислительного блока подключены к информационным выходам четвертых узлов пам ти соответственно f-ro и (f+k/2)-r вычислительных блоков, а арифметичес кий узел 5-г6 ( 1,k) вычислительного блока содержит умножитель, сумма- тор, вычитатель и первьй и второй коммутаторы, при этом выход умножител  подключен к первь1м входам соответственно вычитател  и сумматора, вькод которого подключен к первым HH формационным входам первого и второго коммутаторов, информационные выхо ды коФорых подключены к информационным входам соответственно третьего и четвертого блоков пам ти 5-го вычислительного блока, первый вход умножител  арифметического узла 5-го вычислительного блока подключен к выходу 5 -го разр да блока посто нной пам ти коэффициентов, управл ющие входы первого и второго коммутаторов арифметических узлов вычислительных блоков подключены к выходу седьмого разр да блока посто нной пам ти, введены первый и второй коммутаторы, регистр сдвига, в каждый вычислительный блок введен переключатель, а в каждый арифметический узел введен элемент НЕ, причем информационный выход регистра сдвига подключен к пер вому информационному входу первого коммутатора, информационный выход которого соединен с информационным выходом второго коммутатора и с первым информационным входом первого коммутатора k-ro вычислительного бло.ка, второй информацибнный вход первого коммутатора соединен с первым информационным входом второго коммутатора, с информационным входом регистра сдвига и  вл етс  первым информационным входом устройства, вторьм информационньм входом которого  вл етс  второй информационный вход второго коммутатора, управл ющие входы первого и второго коммутаторов подключены к выходам соответственно восьмого и дев того разр дов блока посто нной пам ти, выход дес того разр да которого подключен к .управл ющему входу переключател  р-го (,k). вычислительного блока, информационные выходы первого и второго узлов пам ти р-го вычислитель-ного блока подключены соответственно к первому и второму информационным, входам переключател  р-го вычислительного блока, первый и второй информационные выходы которого подключены соответственно к второму входу умножител  и вторым входам сумматора и вычислител  арифметического узла вычислительного блока, выход вычитател  арифметического узла подключен к входу элемента НЕ арифметического узла, выход которого подключен к вторым информационным входам первого и второго коммутаторов арифметического узла. На фиг.1 приведена функциональна  схема устройства, на фиг.2 - функциональна  схема вычислительного блока на фиг.3 - функциональна  схема арифметического узла, на фиг.4 - граф алгоритма БПФ действительной последовательности дл  , на фиг.5 - базо ва  операци  алгоритма БПФ действительной последовательноети на фиг.6 функциональна  схема переключател , На фиг.7 - функциональна  схема блок управлени / на фиг.8 - временна  диаграмма работы блока управлени . Устройство содержит коммутатор 1, регистр 2 сдвига, коммутатор 3, вычислительные блоки , блок 5 посто нной пам ти коэффициентов, блок 6 управлени . Вычислительный блок (фиг.2) содер жит узлы 7 пам ти, арифметический узел 8, переключатель 9, узлы 10 пам ти и коммутаторы 11. Арифметический узел (фиг.З) содер жит умножитель 12, вычитатель 13, сумматор 14, элемент НЕ 15, коммутаторы 16. Блок управлени  (фиг.7-) содержит генератор 17 тактовых импульсов,счет чик 18 адреса, блок 19 посто нной пам ти. Устройство работает следующим образом. В режиме обработки действительного сигнала при записи входной информации перва  половина входной действительной последовательности (п) длительности , ., где k - целое, поступает на регистр 2, имеющий длину N/2 слов, и через коммутатор 3 на первый вход k-ro вычислительного блока. Втора  половина информации поступает через коммутатор 1 непосредственно на первый вход k-го вычислительного блока. В результате на этот вход одновременно поступают выборки входного сигнала x(t) и x(i+ +N/2) (i 0-R/2-1), которые при обработке рассматриваютс  соответственно как действительна  и мнима  части комплексного числа y(i), где y(i)x(i)+jx(i+N/2); N/2-1, . Таким образом, с помощью коммутаторов 1 и 3 регистра 2 входна  дейст вительн   последовательность длины N преобразуетс  в комплексную после- 50 довательность длины N/2. В случае обработки комплексного сигнала вс  входна  информаци , пред- ставл н ца  собой последовательноств комплексных чисел, поступает через коммутаторы 1 и 3 непосредственно на первый вход k-ro вычислительного блочса . При загрузке входной информации коммутаторы 11 вычислительных блоков (4-1,...,4-k)-пропускают сигналы, поступающие на входы вычислительных блоков (4-1,...,4-k) (независимо от того  вл етс  входна  последовательность действительной или комплексной ) . При этом узлы пам ти 7 всех вычислительных блоков соедин ютс  последовательно , образу  цепочку дл  загрузки входной последовательности. После N/2 тактов сдвига в первьй узел 7 пам ти (нижний на фиг.2) i-ro вычислительного блока (4-i) () запишутс  выборки y(k) с номерами k с - (i-V) по ji-1,во второй узел 7 пам ти этого же блока (верхний на фиг.2) - выборки с номерами k+rj, где . После записи всей входной информа ции начинаетс  собственно процесс ее обработки. Граф алгоритма БПФ действительной последовательности дл  представлен на фиг.4, а базсша  операци  этого алгоритма -.на фиг.З. Однородность графа позвол ет установить фиксированные св зи между вычислительными блоками (4-1, 4-2, ..., 4-k). Отметим следующую особенность графа f фиг. 4 j. Результирующие значени  спектральных составл ющих x(k) (k 1-N/2-1 ) получаютс  в результате выполнени  log2 N-1 итераций. Дл  получени  значений х(0) и x(N/2) необходимо дополнительносоответственно сложить и вычесть действительную и мнимую части числа А (граф на фиг.4). Поскольку при решении практических задач эти точки наход тс  на кра х анализируемого диапазона частот, то их вычислени , как правило , не требуетс . На любой итерации в каждом вычислительном блоке обрабатываемые величины y(k) из первого узла 7 пам ти, и y(k+N/4) из второго узла 7 пам ти (k 0-N/4-1) одновременно поступают на вход переключател  9. Если базова  операци  над этой-парой комплексных чисел выполн етс  со значением весового множител , равным W, то пере1шючатель 9 осуществл ет, перестановку мнимой части числа y(k) и действительной части числа y(k+N/4) в-соответствии с алгоритмом (фиг.З). Схема, осуществл юща  указанную перестанов- Biy, может быть построена на основе двух коммутаторов (фиг.6), Сигналы с выхода переключател  поступают на соответствующие входы арифметического узла 8. Комплексное число y(k+N/4 поступает на вход умножител  12, на .другой вход которого из блока 5 посто нной пам ти коэффициентов поступает соответствующее значение весово го множител  W, завис щее от номера выборки и от номера итерации. Таким образом, на выходе умножите л  12 получаетс  значение произведени  y(k+N/4)-W . Это число с выхода умножител  12 подаетс  на входы вычи тател  13 и сумматора 14, на другие входы которых одновременно подаетс  число y(k) с выхода переключател  9. На выходе сумматора 14 получаетс  результат y(k)+y(k+N/4)W . Результат ,; полученньш на выходе вычитател  13 и равный y(k)-y(k+N/4)W , поступает на вход элемента НЕ 15, который выполн ет операцию комплексного сопр жени , числа, так что на его выходе получаетс  число y(k)-v(k+j)W J Результаты с выхода сумматора 14 и элемента НЕ 15 последовательно оди за другим по управл ющему синхроимпульсу от блока 6 управлени  через коммутаторы 16.записываютс  в третий (верхний на фиг.2) и четвертый (нижНИИ на фиг.2) узлы 10 пам ти в зависимости от номера отсчета обрабатыва емой последовательности, причем в третий узел 10 пам ти записываютс  взвешенные сумма и разности первой половины вычислительных результатов, в четвертьй - втора  половина. М„ После т тактов вычислении содержимое третьих и четвертых узлов 10 пам ти переписываетс  соответственно в первые и вторые узлы 7 пам ти соот ветствукнцих блоков (через коммутатор 11 по управл ющему синхроимпульсу с блока 6 управлени . Это позвол ет проводить обработку информации во всех последующих итераци х аналогично описанной. Блок 6 управлени  может быть построен по любой из известных схем в зависимости от задач, дл  решени  ко торых используетс  устройство быстро го преобразовани  Фурье. Один из возможнэк вариантов построени  блока 6 управлени  приводит с  на фиг.7. Блок 6 управлени  состо 1 728 ит из генератора 17 тактовых импульсов , сигнал от которого подаетс  на счетчик 18 адреса. В зависимости от состо ни  счетчика на выходе блока 19 посто нной пам ти формируютс  необходимые управл ющие сигналы. Нафиг.9 показан вид управл ющих, сигналов, которые формируютс  на выходе блока 19 дл  управлени  переключателем 9 (в режиме обработки действительного сигнала ), коммутаторами 11, 16 и управ- л ющие сигн.алы на запись и считывание узлов 7 и 10 пам ти. По управл ющему сигналу на коммутатор 11 (сигнал q на фиг.9) в режиме входной информации пропускаютс  сигналы , поступак цие на входы вычислительных блоков (4-1-4-k) дл  записи в узлы 7 пам ти (по управл к цему сигналу 8 на фиг.8), Далее при выполнении вычислений коммутаторы 11 пропускают сигналы, поступающие, на входы всех вычислительных блоков. Процесс вычислений на калодой итерации можно разбить на два этапа. На первом этапе по управл ющему сигналу считывани  (сигнал b на фиг.9) производитс  считывание информации из первого и второго узлов 7 пам ти и выполн ютс  базовые операции в арифметическом узле 8. На этом же этапе перва  половина результатов вычислений , получаемых на выходе арифметического узла: 8, по управл ющему сигналу записи (сигнал 2 на-фиг.8) записываетс  в третий узел 10 пам ти, а втора  половина записываетс  в четвертый узел 10 пам ти по управл ющему сигналу 9 на фиг.8. Коммутаци  информации между третьим и четвертым узлами 10 пам ти осуществл етс  коммутаторами 16 по управл ющему сигналу на фиг.8. Поскольку за врем  считывани  числа из блока 7 пам ти в один из узлов 10 пам ти должны записыватьс  два числа, то частота записи в узлы 10 пам ти должна; быть в 2 раза больше, чем частота считывани  из узла 7 пам ти (фиг.8). На втором этапе производитс  перезапись результатов вычислений из узлов 10 пам ти в узлы 7 пам ти в соответствии со схемой фиг.1. При этом управл ющий сигнал считывани  из уз.лоБ 10 пам ти имеет такой же вид, как и сигнал записи в узлы 7 пам ти (сигнал fi на фиг.8). По управл ющему сигналу (сигнал к на фиг.8) на переключателе 9 в режиме обработки действительной последовательности выполн етс  перестановка мнимой части числа y(k) и действительной части числа y(k+), (,-|- поступающих на переключатель 9 из узлов 7 пам ти при вьшолнении базовы операций со значением весового мно-жител  W°, Так на первой итерации будет осуществл тьс  перестановка каждой пары чисел y(k), y(k+r) (k IN . 0- 7 -1) поскольку на этой итераци все базовые операции вьшолн ютс  со значением весового множител  W°. В соответствии с графом на фиг.4 с уве личением номера итерации на единиц число базовых операций с весовым множителем W° уменьшаетс  в 2 раза/ поэтому во столько же раз должно уменьшатьс  число перестановок, осуществл емых переключателем 9. На основании приведенного изложени  и временной диаграммы фиг.8 производитс  запись информации в блок 1 дл  получени  необходимых управл ющих сигналов. Причем дл  формировани каждого сигнала необходимо N+Lj  чее пам ти, где m - число итераций алгоритма БПФ, . В блоке 19 информаци  распредел етс  по  чейкам пам ти следукнцим образом: в разр де, предназначенном дл  формировани  управл нщего сигнала на коммутаторы 1 в  чейки пам ти с адресами ,1,.„ N-1 записываетс  1, а в остальные О, в разр де, предназначенном дл  формировани  управл кицих сигналов за писи блоков 7 пам ти и считьгоани  блоков 9 пам ти, в  чейки пам ти с адресами 41-1, 41-2(,2,...N/4), 41-2+н4+ (k+1) L , 41-1 (k-1) L ( i 1 (,2,..,j, ,2,...m) записывает СЯ 1, a в остальные - О. В разр де, предназначенном дл  формировани  управл киЦего сигнала считывани  блокозз 7 пам ти, в  чейки пам ти с адресами 4i-2+N-«-(m-1)L,, 4i-H-N+(m-1)L ( ,g)() .записываетс  1, а в остальные - О, в разр де, предназначенном дл  формировани  управл ющего сигнала записи третьего блока 10 пам ти, в  чейки пам ти с адресами 2i+1+N+(k+1)L(, L/4-1; ) записываетс  1, а в остальные - О, в разр де, предназначенном дл  формировани  управл ющего сигнала .записи четвертого блока 10 пам ти, в  чейки пам ти с адреса2i+1+N+W (k-1).L (, L/4-1; , ю) записываетс  1, а в остальные , в разр де, предназначенном дл  формировани  управл ющего сигнала коммутаторами 16, в  чейки пам ти с адресами i+ (п-1) L+N,( ,N/4-1; ) записываетс  1, а в остальные , в разр де, предназначенном дл формировани  зпправл ющего сигнала переключателем 9, в  чейки пам ти с адресами (k-1)L,N+1+(k-1)L,..., N+(k-1)-L+L/2 -1 (,ra) записываетс  1, а в остальные - О. Б случае обработки комплексной последовательности по внешней команде вс  входна  информаци  поступает через коммутаторы 1 и 3 непосредственно на первый вход k-ro вычислительного блока. По этой же команде перестановка мнимой части числа y(k) и действительной части числа y(k-rN/4) переключателем 9 не производитс  и не выполн етс  операци  комплексного сопр жени  числа на выходе вычитател  13. Окончательный результат N/2 коэффициентов дискретного преобразовани  Фурье входного сигнала пол.учаетс  после П--1 итераций, записанными в третьи и четвертые узлы 10 пам ти k вычислительных блоков. Пор дбк записи результатов вычислени  преобразовани  Фурье действительной входной последовательности отличаетс  от нормального и  вл етс  стандартным дл  такого типа графов. Таким образом, .использование предлагаемого изобретени  позволит сократить более чем в 2 раза врем  обработки действительного сигнала и вдвое уменьшить объем пам ти вычислительных блоков. При этом уменьшаетс  стоимость устройства и повьш1аетс  его надежность .

4

см

I

«S

omS

i

tti

З

13

/2

отЗ

n

Фиг.2

отб

i

ffW

/5

16

/c/

16 -

Т

от В

ШГ1Щ

Х(1)фт

X(2)WO) X(3)JX(11)

)((12) X(5)j(13)

x(6)wW

X(7)J(15)

/7

19

fu2j

Claims (1)

1. УСТРОЙСТВО ДЛЯ БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ, содержащее последовательно соединенные' генератор тактовых импульсов, счетчик адреса и блок постоянной памяти, блок постоянной памяти коэффициентов и К вычислительных блоков, каждый из которых состоит из первого и второго коммутаторов, первого, второго, третьего и четвертого узлов памяти и арифметического узла, информационные выходы первого и второго коммутаторов подключены к информационным входам соответственно первого и второго узлов памяти, управляющие, входы которых подключены к выходам соответственно первого и второго разрядов блока постоянной памяти, выходы третьего, четвертого, пятого и шестого разрядов которого подключены к управляющим входам соответственно третьего и четвертого узлов памяти, первого и второго коммутаторов < -го (ι=1,Κ) вычислительного блока, первые информационные входы первого и второго коммутаторов j-го (j = 1,|(-1) вычислительного блока подключены к информационным выходам соответственно первого и второго узлов памяти (j+1)-ro вычислительного блока, первый информационный вход второго коммутатора К-го вычислительного блока подключен к информационному выходу первого узла памяти первого вычислительного блока, вторые информационные входы первого и второго коммутаторов (2щ-1)-го (т= =1, к /2) вычислительного блока подключены к информационным выходам третьих узлов памяти соответственно т-го и (М+ ^-)-го вычислительных блоков, вторые информационные входы второго и первого коммутаторов 2(-го (Г=1, к/2) вычислительного блока подключены к информационным выходам четвертых узлов памяти соответственно I -го и о (? + К,2) то вычислительных блоков, а арифметический узел 5 -го (.5=⁵½ к) вычислительного блока содержит умножитель, сумматор, вычитатель и первый и второй коммутаторы, при этом выход умножителя подключен к первым· входам соответственно вычитателя и сумматора, выход которого подключен к первым информационным входам первого и второго коммутаторов, информационные выходы которых подключены к информационным входам соответственно третьего и четвертого блоков памяти 5-го вычислительного блока, первый вход умножителя арифметического узла S-ro вычислительного блока подключен к выходу 5 -го разряда блока постоянной памяти коэффициентов, управляющие входы первого и второго коммутаторов арифметических узлов вычислительных блоков подключены к выходу седьмого разряда блока постоянной памяти, отличающееся тем, что, с целью повышения его быстродействия, в него введены первый и второй коммутаторы, регистр сдвига, в каждый вычислительный блок введен переключатель, а в каждый арифметический узел введен элемент НЕ, при- > чем информационный выход регистра сдвига подключен к первому информационному входу первого коммутатора, информационный выход которого соединен с информационным выходом второго коммутатора и с первым информационным входом первого коммутаторах -го вычислительного блока, второй информационный вход первого коммутатора соединен с первым информационным входом второго коммутатора, с информационным входом регистра сдвига и является первым информационным входом устройства,вторым информационным входом которого является второй информационней вход второго коммутатора,управляющие входы первого и второго коммутаторов подключены к выходам соответ ственно восьмого и девятого разрядов блока постоянной памяти, выход десятого разряда которого подключен к управляющему входу переключателя р-го(р=<д) вычислительного блока, информационные выходы первого и второго узлов памяти р -го вычислительного блока подключены соответственно к первому и второму информационным входам переключателя р-го вычислительного блока, первый и второй информационные выходы которого подключены соответственно к второму вхо; ду умножителя и вторым входам сумматора и вычитателя арифметического узла вычислительного блока, выход вычитателя арифметического узла подключен к входу элемента НЕ арифметического узла, выход которого подключен к вторым информационным входам первого и второго коммутаторов арифметического узла.