SU1083124A1 - Устройство дл спектрального анализа - Google Patents

Abstract

1. УСТРОЙСТВО ДЛЯ СПЕКТРАЛЬНОГО АНАЛИЗА, содержащее квантователи блока преобразовани , информационные входы которых подключены к входной шине устройства, управл ющие входы соединены с соответствующими выходами коммутатора блока управлени , а информационные выходы с входами запоминающих  чеек блока пам ти, при этом вход коммутатора соединен с выходом генератора блока управлени , и матрицы вычислительных  чеек, причем первый и второй выходы вычислительных  чеек первой матрицы  вл ютс  выходг1МИ устройства, о тличающеес   тем, что, с целью упрощени  устройства, первый, второй, третий, четвертый, п тый, шестой, седьмой и восьмой входы каждой из первых трех вычислительных  чеек (адреса 1(-0,1,2 ) первой матрицы соединены с соответствующими первым и вторым выходами первых четырех вычислительных  чеек второй матрицы (k 0,1,2,3 ), а первый, второй , третий, четвертый, п тый, шёс той, седьмой и восьмой входы каждой последующей пары вычислительных  чёек первой матрицы (,4; 5,6; 7 ,В; ... I соединен с соответствующими первым и вторым выходами вычислительных  чеек каждой последующей четверки вычислительных  чеек второй матрицы (,5,6,7f 8,9,10,11;...), при этом у остальных матриц, за исключением последней, первый и второй выходы каждой К-й вычислительной  чейки предыдущей матрицы в пределах , периода повторени  св зей двух соседних матриц по их высоте соединены с соответствующими первым, вторым, третьим, четвертым, п тым, шестым, седьмы и восьмым входами (k+2)t вычислительных  чеек последующей матрицы (р 2,3,... - номер последующей i из двух матриц вычислительных  чеек П - 0,1,2,3,... ), причем входы -й (Л вычислительной  чейки последней матрицы соединены соответственно с выходами к-й и -и запоминающих  чеек блока пам ти при Pog-2N - нечетном (N - число входов устройства) или с k+ тп запоминающими  чейками блока пам ти при четном, а период св зей па высоте матриц вычислительных  чеек равен (т-номер матСХ ) рицы вычислительных  чеек) . to к 2. Устройство по п. 1, о т л ичающеес  тем, что кажда  вычислительна   чейка состоит из первого и второго суммирующих усилителей, выходы которых соединены соответст4 венно с первым и вторым выходами вычислительной  чейки и через резистрры обратной св зи с инвертирующими входами соответствующих суммирук цих усилителей, при.этом неинвертирующие входы из через первый и второй резисторы соединены соответственно с первым и вторым входами вычислительной  чейки, инвертирующий вход первъго и неинвертирующий вход второго суммирующих усилителей соответственно через третий и четвертый резисторы соединены с третьим входом вычислительной  чейки, инвертирующие

Description

входы первого и второго суммирующих усилителей соответственно через п тый и шестой резисторы соединены с четвертымвходом вычислительной  чейки, а через седьмой и восьмой резисторы - с п тым входом вычислительной  чейки, неинвертирующий вход первого и инвертирующийвход второго суммирующих усилителей соответственно через дев тый и дес ты

резисторы соединены с шестым входом вычислительной  чейки, а через одиннадцатый и двенадцатый резисторы - с седьмым входом вычислительной  чейки , а неинвертирующие входы первого и второго суммирующих усилителей соответственно через тринадцатый и четырнадцатый резисторы соединены с восьмым входом вычислительной  чейки.

Изобретение относитс  к специализированным средствам аналоговой вычислительной техники, предназначенной дл  спектрального анализа широкополосных детерминированных и случайных сигналов.

Известно устройство аналогового определени  ортогональной составл ющей спектра финитных сигналов, содержащее согласующий и инвертирующий каскады, выходы которых через блок периодической выборки мгновенных значений исследуемого сигнала, управл емый генератором импульсов, соединены с сумматором, выполненным в виде RC -интегратора с взвешивающими резисторами Cll.

Недостатком устройства  вл етс  невысока  точность за счет расхождени  значений коэффициентов передачи согласующего и инвертирующего каскадов,а также за счет погрешности, ВНОСИМОЙ RC-интегратором сумматора.

Известен анализатор ортогоналзьных составл ющих спектра электрических сигналов, содержащий устройство выборки мгновенны: значений исследуемого сигнала, многоканальный KOMNiyтатор последовательного действи , наборы взвешивающих резисторов, суммирующие устройства, вьшолненные в виде интегрирующих усилителей, и генератор периодической последовательности управл ющих импульсов, в котором устройство выборки мгновенных з-нач.ений исследуемого сигнала соединено с входом многоканального коммутатора последовательного.действи , а каждый из выходов последнего св зан с входами одного из наборов взвешивающих резисторов, причем один резиг стор из каждого набора вз,0ешиваю1цих резисторов своим выходом присоединен к одному из входов суммирующего устройства С 23 .

Однако устройство характеризуетс  невысокой точностью,обусловленной погрешностью , вносимой интегрирующими усилител ми.

Наиболее близким к предлагаемому по технической сущности и достигаемому результату  вл етс  устройство дл  спектрального анализа, содержа , щее квантователи блока преобразовани , информационные входы которых подключень к входной шине устройст- . ва, управл ющие входы соединены с соответствующими выходами коммутатора блока управлени , а информационУ ные выходы - с входами запоминающих  чеек блока пам ти, при этом в;ход коммутатора соединен с выходом генератора блока управлени , и матрицы вычислительных  чеек, причем первый

15 и второй выходы вычислительных  чеек первой матрицы  вл ютс  выходами устройства З.

Недостатком устройства  вл етс  его сложность, обусловленна  необ0 ходимостью использовани  большого числа вычислительных  чеек, состо щих из инверторов и трехвходовых суммирующих усилителей.

Цель изобретени  - упрощение уст5 ройства.

Поставленна  цель достигаетс  тем, что в устройствЬ дл  спектрального анализа, содержащем квантователи блока преобразовани , информа0 ционные входы которых подключены к входной шине устройства, управл ющие входы соединены с соответствующими выходами коммутатора блока управлени , а информационные выходы 5 с входами запоминающих  чеек блока пам ти, при этом вход коммутатора соединен с выходом генератора блока управлени , и матрицы вычислительных  чеек, причем первый и второй выхоQ ды вычислительных  чеек первой матрицы  вл ютс  выходами устройства, первый, второй, третий, четвертый, п тый, шестой, седьмой и восьмой входы каждой из первых трех вычислительных  чеек (адреса k-0,1,2) пер5 вой матрицы соединены с соответствующими первым и вторым выходами первых четырех вычислительных  чеек второй матрицы (,1,2,3), а первый второй, третий, четвертый, п тый, шестой, седьмой и восьмой входы каждой последующей пары вычислительных  чеек первой матрицы ( 3 , 4 ; 5,6; 7,0: ...I соединены с соответствующими первьм и вторым выходами вычислительных  чеек каждой последующей четверки вычислительных  чеек второй матрицы (,5,6.7; 8,9,10,11;...) при этом у остальных матриц., за исключением последней, первый и ВТОРОЙ выходы каждой вычислительной  чейки предыдущей матрицы в пределах периода повторени  св зей двух соседних Матриц по их высоте соединены с соответствующими первым,, вторым , третьим, четвертьпч, п тым, шестым, седьмым и восьмым входами (1с+2)и вычислительных  чеек последующей матрицы., (р 2,3, ... - номер последующей из двух матриц вычислительных  чеек;п 0,1,2,3,...| причем входы k-й вычислительной  чей ки последней матрицы соединены COOTIB етственно с выходами и j -и запоминающих  чеек блока пам ти при нечетном (N- число входов устройства ) или с К+ т запоминающими  чейками блока пам ти при четном, а период св зей по высоте матриц вычислительных  чеек равен (т - номер матрицы вычислительных  чеек ). Причем кажда  вычислительна  - чей ка состоит из первого и второго суммирующих усилителей, выходы которых соединены соответственно с первым и вторым выходами вычислительной  чейки и через резисторы обратной св зи с инвертирующими входами соответствующих суммирующих усилителей, при Ьтом неинвертирующие входы их через первый и второй резисторы соединены соответственно с первым и Входами вычислительной  чейки, инвер тирующий вход первого и неинвертирую щий вход второго суммирующих усилителей соответственно через третий и четвертый резисторы соединены с третьим входом вычислительной  чейки , инвертирующие входы первого и второго суммирующих усилителей / соот ветственно через п тый и шестой резисторы соединены с четвертым входом вычислительной  чейки, а через седьмой и восьмой резисторы - с п тым входом вычислительной  чейки, неинвертирующий вход первого и инвертирующий вход второго суммирующих усилителей соответственно через дев тый и дес тый резисторы соединены с шестым входом вычислительной  чейки, а через одиннадцатый и двенадцатый резисторы - с седьмым входом вычислительной  чейки, а неинвертирующие .входы первого и второго суммирующих усилителей соответственно через тринадцатый и четырнадцатый резисторы соединены с восьмым входом вычислительной  чейки. На фиг. 1 представлена блок-схема предлагаемого устройства на фиг.2св зи между запоминающими  чейками блока пам ти и вычислительньоми  чейками . Устройство спектрального анализа содержит блок 1 преобразовани , включающий в себ  квантователи 2) , 2...2|vj, блок 3 управлени  с последовательно соединенныг и генератором 4 импульсов и коммутатором 5, €лок 6 пам ти, включающий в себ  запоминающие  чейки 7, 7, ... 7( , матрицы 8 Yf 2 3/ (-j- четное ) или 8fj,..f)/(r- нечетное) вычислительных  чеек, состо щих из вычислительных  чеек 9, | ( пп - номер матрицы вычислительных Ачеек, к -номер вычислительной  чейки в матрице . Кажда  из вычислительных  чеек восьмивходова  и выполнена в виде двух семивходовых суммирующих усилителей 10 и 11 с резисторами 12 и 13 обратной св зи и резисторов 14-27, включенных между первым, вторым, третьим, четверть, п тым, шестым, седьмым и восьмым входами вычислительной  чейки, неинвертирующими и инвертирующими входами суммирующих усилителей 10 и 11. Информационные входы всех квантователей 2 блока 1 преобразовани  соединены с входами устройства, их управл ющие входы св заны с выходами коммутатора 5, а информационные выходы - с входами запоминающих  чеек 7 блока 6 пам ти. Сигналы, пропорциональные амплитудам ортогональных составл ющих комплексного спектра, снимаютс  с вычислительных  чеек 9 , 9 ., , ..., 9 1 первой от выхода матрицы 8 . Кажда  из первых трех вычислительных  чеек 9 матрицы 8 св зана с четырьм  первыми вычислительными  чейками 92,о 21 22 2,3 второй матрицы 8, акажда  последующа  пара вычислительных  чеек , 9-| if Тбматрицы 8 св зана со всеми вычислительными  чейками последующей четверки  чеек 92,4f 9 2,5 г 2,(, 2,1 28 2,Э 2-10 211 матрицы 8 , одновременно у остальных матриц вычислительных  чеек кажда  1с-  вычис лительна   чейка предыдущей матрицы, в пределах периода повторени  св зей двух соседних матриц по их высоте, соединена с(1с+2)п вычислительными  чейКс1МИ последующей матрицы (р 2,3 ... - номер той из рассматриваемых двух матриц, котора  ближе к выходу устройства; rirO,l,2 ...), причем k-  вычислительна   чейка последней матрицы св зана с V. и K+N/2 запоминающими  чейками блока 6 пам ти при N - нечетном и с К+ п запоминаю щими  чейками блока 6 пам ти при Eog-jN- четном, а период повторени  св зей по высоте матрицы равен 4 (w - номер вычислительных  чеек. В основе устройства лежит вычислительна   чейка, котора  выполн ет операции вида ,2ехр( Р h%lV Pb) гдеД.,А А А - комплексные числа, характеризующие сигналы, подводимые к  чейке; Д - комплексное число, характеризующее результа вычислений; Чу ,4L,44 поворотов А2 , А А4 соответственно. Семивходовые суммирующие усилите ли 10 и 11 вычисл ют величины вещес венной и мнимой частей комплексного числа Д. Истинные знаки весовых коэ фициентов учитываютс  за счет подкл чени  взвешивающих резисторов и ин .вертирующему или неинвертирующему входам суммирующего усилител . Углы поворота векторов 3 . Ча , t св заны с числом диск ретных отсчетов исследуемого сигнала N соотношением TS . где ,1, ...,N-1 - число, характеризующее рассматриваемую вершину графа. Устройство содержит |Ы вычислительных  чеек, которые объединены в 2 матриц по N вычислительных  чеек в каждой матрице, если у - четное число, и М вычислительных  чеек, которые объединены в-1Ц матриц по N вычислительных  чеек в каждой матрице, если -нечетное число ( N - число дискретных отсчетов исследуемого сигнала, ИгЗ-т). Предлагаемое ,устройство дл  спект рального анализа реализует модифицированный алгоритм быстрого преобразовани  Фурье (БПФ). Устройство работает следующим образом. Аналоговый входной сигнал поступа ет На информационные входы квантователей 2 блока 1 преобразовани . Импульсы с генератора 4 импульсов чере коммутатор 5 поочередно прикладывают с  на управл ющие входы квантователей 2, открыва  их. Величины входног сигнала, выбранные с частотой следот вани  импульсов генератора 4 импульсов , последовательно подаютс  на запоминающие  чейки 7 блока 6 пам ти, где они запоминаютс  на врем , необходимое дл  ввода информации. Выходные напр жени  запоминающих  чеек 7. поступают на входы вычислительных  чеек 9 матрицы 8 -у/2 ()/2| . С помощью семивходовых суммирующих усилителей 10 и 11 и резисторов 14-27, вход щих в йычислительную  чейку 9, выполн ютс  операции по вычислению напр жений, пропорциональных вещественной и мнимой част м комплексного числа, соответствующего входной величине данной вычислительной  чейки. Напр жени , пропорциональные вещественной и мнимой част м результата вьлчислени , формируютс  на первом и втором выходах вычислительной  чейки путем взвешенного суммировани  вещественных и мнимых частей входных комплексных чисел. При этом знак весового коэффициента вводитс  за счет подключени  соответствующего сигнала на инвертирующие и неинвертирующие входы усилител . Выходные сигналы вычислительных  чеек матрицы (8(-у-)/г1- поступают на входы вычислительных  чеек матрицы 8j. {8(y., где входные сигналы разлагаютс  на ортогональные составл ющие . В последующих матрицах вычислительных  чеек операции разложени  входных напр жений вычислительными  чейками повтор ютс . С выхода вычислительных  чеек первой {от выхода устройства / матрицы 8 снимаютс  сигналы, пропорциональные амплитудам ортогональных составл ющих комплексного спектра. В качестве примера на фиг. 2 представлены св зи между запоминающими  чейками 7 и вычислительньоми  чейками устройства cN 16. Слева условно изображены запоминающие  чейки с массивом исходных данных Хд, Х, ... , X j ( индексы характеризуют адреса запоминающих  чеек). Устройство содержит две- матрицы вычислительных  чеек. Пунктирные линии обозначают перенос входного сигнала с весом 1, а сплошные - перенос с k J(- весом W :е), , где К - число , .записанное в пр моугольнике, к которому направлена лини . Устройство вычисл ет ортогональные составл ющие гармоник пор дка 0,1, .. ., 8. Ортогональные составл ющие гармоник пор дка 9,10, ..., 15 определ ютс  по данным измерений, поскольку векторы, характеризующие гармоники 1и9, 2 и 10 и т.д., - комплексносопр женные . Использование семивходовых суммирующих усилителей и новых св зей

между этими элементами, как в пределах одной восьмивходовой рычисли- тельной  чейки, так и между вычислительными  чейками соседних матриц, отличает предлагаемое устройство дл  спектрального анализа от прототипа, так как позвол ет при одном и том

же числе анализируемых отсчетов (Ч значительно упростить устройство, уменьши } число вычислительных  чеек

с yN у прототипа до N (f - четное)

1

ИЛИ до (у- нечетное ) в предлаN гаемом устройстве.

Claims (2)

1. УСТРОЙСТВО ДЛЯ СПЕКТРАЛЬНОГО АНАЛИЗА, содержащее квантователи блока преобразования, информационные входы которых подключены к входной шине устройства, управляющие входы соединены с соответствующими выходами коммутатора блока управления, а информационные выходы с входами запоминающих ячеек блока памяти, при этом вход коммутатора соединен с выходом генератора блока управления, и матрицы вычислительных ячеек, причем первый и второй выходы вычислительных ячеек первой матрицы являются выходами устройства, о тличающеес я тем, что, с целью упрощения устройства, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой входы каждой из первых трех вычислительных ячеек (адреса к-0,1,2 ) первой матрицы соединены с соответствующими первым и вторым выходами первых четырех вычислительных ячеек второй матрицы (k =0,1,2,3 ), а первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой входы каждой последующей пары вычислительных ячеек первой матрицы (к=3,4; 5,6;

7,8; ... ) соединен с соответствующими первым и вторым выходами вычислительных ячеек каждой последующей четверки вычислительных ячеек второй матрицы (к=4,5,6,7; 8,9,10,11;...), при этом у остальных матриц, за исключением последней, первый и второй выходы каждой К-й вычислительной ячейки предыдущей матрицы в пределах . периода повторения связей двух соседних матриц по их высоте соединены с соответствующими первым, вторым, третьим, четвертым, пятым, шестым, седьмым и восьмым входами (k+2|^h вычислительных ячеек последующей матрицы (р =2,3,... - номер последующей из двух матриц вычислительных ячеек· <g П - 0,1,2,3,... ), причем входы к-й вычислительной ячейки последней матрицы соединены соответственно с выходами к-йи j -й запоминающих ячеек ’блока памяти при ₽og-ZN - нечетном (N - число входов устройства) или с к+ тη запоминающими ячейками блока памяти при βο£-₂ N - четном, а период связей по высоте матриц вычислительных ячеек равен (и·»-номер матрицы вычислительных ячеек) .

2. Устройство по п. 1, о т л ичающееся тем, что каждая вычислительная ячейка состоит из первого и второго суммирующих усилителей, выходы которых соединены соответственно с первым и вторым выходами вычислительной ячейки и через резисторы обратной связи с инвертирующими входами соответствующих суммирующих усилителей, при.этом неинвертирующие входы из через первый и второй резисторы соединены соответственно с первым и вторым входами вычислительной ячейки, инвертирующий вход первого и неинвертирующий вход второго суммирующих усилителей соответственно через третий и четвертый резисторы соединены с третьим входом вычислительной ячейки, инвертирующие

SU ,„1083124 входы первого и второго суммирующих усилителей соответственно через пятый и шестой резисторы соединены с четвертым·входом вычислительной ячейки, а через седьмой и восьмой резисторы - с пятым входом вычислительной ячейки, неинвертирующий вход первого и инвертирующий'вход второго суммирующих усилителей соответственно через девятый и десятый резисторы соединены с шестым входом вычислительной ячейки, а через одиннадцатый и двенадцатый резисторы с седьмым входом вычислительной ячейки, а неинвертирующие входы первого и второго суммирующих усилителей соответственно через тринадцатый и четырнадцатый резисторы соединены с восьмым входом вычислительной ячейки.