SU1670619A2 - Устройство дл спектрального анализа - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и предназначено дл  спектрального анализа широкополосных детермированных и случайных сигналов. Цель изобретени  - повышение точности измерени  - достигаетс  введением многовходового сумматора, усилител -ограничител , дифференциатора, диода, блокинг-генератора, переключател , трансформатора напр жений, фильтра нижних частот, квадратурного фазовращател , блоков запуска и останова, двух блоков аналоговых ключе, триггера и счетчика. Устройство также содержит блок преобразовани , включающий в себ  квантователи, блок пам ти, включающий в себ   чейки, матрицы, коммутатор, генератор импульсов, блок установки шага дискретизации. Кажда  из вычислительных  чеек содержит суммирующие усилители, резисторы. Многовходовый сумматор содержит суммирующий усилитель и резисторы. 2 ил.

Description

Изобретение относитс  к вычислительной технике и предназначено дл  спектрального анализа широкополосных детерминированных и случайных сигналов

На фиг.1 представлена блок-схема устройства; на фиг.2 (а-и) - характер изменени  напр жений на участках блока установки шага дискретизации.

Устройство (фиг. 1) содержит блок 1 преобразовани , включающий в себ  квантователи 2о, 2i, .,., 2м-1, блок 3 пам ти, включающий в себ  запоминающие  чейки

4о, 4i4м-1. матрицы 5i, 52. . , 5 у/2 ( у четное ) или 5 (у - i )/2 (у- нечетное) вычислительных  чеек, состо щих из вычислительных  чеек 6m,k (m - номер матрицы вычислительных  чеек; k - номер вычислительной  чейки в матрице), коммутатор 7, генератор 8 импульсов, переключатель 9, блок 10 установки шага дискретизации, включающий в себ  трансформатор 11 напр жени  и фильтр 12 низких частот, соединенные последовательно, квадратурный фазовращатель 13, первый 14 и второй 15 блоки аналоговых ключей, многовходовый сумматор 16, выход которого через усилитель-ограничитель 17, дифференциатор 18, диод 19, включенный в пр мом направлении , и блокинг-генератор 20 соединен со счетным входом счетчика 21 и первым входом переключател  9, триггер 22, блок 23 пуска и блок 24 останова. Информационные входы всех квантователей 2 и первична  обмотка трансформатора 11 напр жени 

о о о

ю

ю

соединены с входом устройства. Управл ющие входы квантователей 2 соединены с выходами коммутатора 7, а информационные выходы соединены с входами запоминающих  чеек 4. Второй вход переключател  9 соединен с входом коммутатора 7. Выход фильтра 12 низких частот соединен через квадратурный фазовращатель 13 с информационным входом первого блока 14 аналоговых ключей и непосредственно с информационным входом второго блока 15 аналоговых ключей. R- и S-входы триггера 22 соединены соответственно с блоком 23 пуска и блоком 24 останова, а Q-выход соединен с разрешающими входами счетчика 21, первого 14 и второго 15 блоков аналоговых ключей. Выходы разр - довсчетчика21 соединены суправл ющими входами первого 14 и второго 15 блоков аналоговых ключей.

Кажда  вычислительна   чейка восьми- входова  и выполнена в виде двух семивхо- довых суммирующих усилителей 25 и 26 с резисторами 27 и 28 обратной св зи и резисторов , включенных между первым - восьмым входами вычислительной  чейки и неинвертирующими и инвертирующими входами суммирующих усилителей 25 и 26. Многовходовый сумматор 16 выполнен в виде суммирующего усилител  29, резистора 30 обратной св зи, резисторов 31,32 и т.д.. включенных между выходами первого блока 14 аналоговых ключей и инвертирующим входом суммирующего усилител  29. резисторов 33,34 и т.д., включенных между выходами второго блока 15 аналоговых ключей и неинвертирующим входом суммирующего усилител  29.

Сигналы, пропорциональные амплитудам ортогональных составл ющих комллек- сного спектра. снимаютс  с

вычислительных  чеек 6i,o, 61,1 GI.N-I

первой от выхода матрицы 5i.

Кажда  из первых трех вычислительных  чеек 6i,o. 61,1, 61.2 матрицы 5i св зана с четырьм  первыми вычислительными  чей ками 62.0, 62.1, 62,2. б2.з второй матрицы 52. а кажда  последующа  пара вычислительных  чеек 6i,3, 61.4. 61.5. 61.6 матрицы 5i св зана со всеми вычислительными  чейками последующей четверки  чеек 62,1, 62.5, 62 6, 627: 62.8, 62.9, б2,ю, 62,11; ... матрицы 52, одновременно у остальных матриц вычислительных  чеек кажда  k-  вычислительна   чейка предыдущей матрицы в пределах периода повторени  св зей двух соседних матриц по их высоте соединена с (kf2)r п вычислительными  чейками последующей матрицы ( / 2,3... - номер той из рассматриваемых двух матриц, котора  ближе к выходу устройст в а

п 0,1,2...). причем k-  вычислительна   чейка последней матрицы св зана с k и k+N/2 запоминающими  чейками блока 3 пам ти при logsN - нечетном и с k - N/4

п запоминающими  чейками блока 3 пам ти при log2N - четном, а период повторени  св зей по высоте матрицы равен (m - номер вычислительных  чеек).

В основе устройства лежит вычислительна   чейка, котора-  выполн ет операции вида

А AI + А2 ехр ( - j (pi ) + Аз ехр ( - j 3 ) + + А4 ехр ( - ) р4 ).

где AI, А2, АЗ, А4 - комплексные числа, характеризующие сигналы, подводиммые к  чейке;

А - комплексное число, характеризующее результат вычислений;

, fb , углы поворотов Дг. АЗ, А4 соответственно.

Семивходовые суммирующие усилители 25 и 26 вычисл ют величины вещественной и мнимой частей комплексного числа А. Истинные знаки весовых коэффициентов учитываютс  за счет подключени  взвешивающих резисторов к инвертирующему или неинвертирующему входам суммирующего усилител .

Углы (pi, (рз,, р4 поворота векторов А2. Аз, Аз св заны с числом дискретных отсчетов исследуемого сигнала соотношением

2л- . -N-И где ki - 0,1N-1 - число, характеризующее

рассматриваемую вершину графа.

Устройство содержит N вычислительных  чеек, которые объединены в

Т

1

матриц по N вычислительных  чеек в каждой матрице, если у- четное число, и

-1-N

обьединены в

вычислительных  чеек, которые

- 1

матриц по N вычисли0

5

тельных  чеек в каждой матрице, если у - нечетное (N - число дискретных отсчетов исследуемого сигнала, N 2 у).

Устройство дл  спектрального анализа реализует модифицированный алгоритм быстрого преобразовани  Фурье. В процессе анализа входной сигнал дискретизируетс  с шагом

Т

1 N

где Т период входного сигнала.

At

Шаг дискретизации устанавливаетс  автоматически блоком 10 установки шага дискретизации в строгом соответствии с периодом входного сигнала, при этом N раз реализуетс  соотношение

Umsin(u)t-4 )--Un,)tcosv-UmcK Jt.nnv.

Значени  cos;/ и sin t/1 . посто нные на каждом шаге, задаютс  соответственно с помощью весовых резисторов 33, 34 и 31. 32.

Устройство работает следующим образом .

Аналоговый входной сигнал поступает на информационные входы квантователей 2 блока 1 преобразовани  и на первичную обмотку трансформатора 11 напр жени . Фильтр 12 низких частот выдел ет первую (либо другую) гармонику входного сигнала. Синусоидальное напр жение UmSin ом прикладываетс  к информационному входу второго блока 15 аналоговых ключей и к входу квадратурного фазовращател  13. который сдвигает фазу синусоидального напр жени  на угол Напр жение Umcos (i) прикладываетс  к информационному входу первого блока 14 аналоговых ключей (фиг 2д)

При измерении ортогональных составл ющих комплексного спектра входного сигнала на R-вход триггера 22 от блока 23 пуска поступает отрицательный импульс, перевод  триггер 22 в положение О (фиг.2а).

С 0-выхода триггера 22 к разрешающим входам счетчика 21, первого 14 и второго 15 блоков аналоговых ключей прикладываетс  положительное разрешающее напр жение . Одновременно с выхода разр дов счетчика 21, имеющего N состо ний (фиг 26). поступают сигналы на управл ющие входы первого 14 и второго 16 блоков аналоговых ключей, в которых в соответствии с таблицей истинности замыкаетс  по одному ключу . Напр жени  UmSinwt и Umcos ш t передаютс  через резисторы на неинвертирующий и инвертирующий входы суммирующего усилител  29 с заданным коэффициентом передачи (фиг.2в,г)

Напр жение суммирующего усилител  29 равно UmSin( у). При прохождении кривой этого напр жени  через ноль с положительной производной усилитель-ограничитель 17 формирует напр жение пр моугольной формы (фиг.2ж) Выходное напр жение усилител -ограничител  дифференцируетс  дифференциатором 18 (фиг.2з). Положительный импульс, соответствующий переднему фронту напр жени 

пр моугольной формы, проходит через диод 19 (фиг.2и) на блокинг-генератор 20, который формирует импульс необходимой амплитуды и длительности (фиг.2к). Импульс

поступает через переключатель 9, коммутатор 7 на управл ющий вход квантовател , открыва  его, и на счетный вход счетчика 21. мен   его состо ние. В соответствии с новым состо нием счетчика 21 переключаютс 

ключи в блоках 14 и 15 аналоговых ключей. На выходе суммирующего усилител  29 напр жение , измен вшеес  по закону Um sin (wt - V;i ) . начинает измен тьс  по закону Um sin (cut - fa ) . Напр жение

выхода усилител -ограничител  17 резко падает. На выходе дифференциатора 18 возникает отрицательный импульс, который через диод 19 не проходит. Напр жение Um sin (an -1/5 ), возраста , проходит через ноль с положительной производной. Усилитель-ограничитель 17 формирует положительный перепад напр жени  пр моугольной формы. Процесс работы блока 10 установки шага дискретизации повтор етс . На каждом цикле мен етс  начальна  фаза напр жени  на выходе суммирующего усилител  29 (фиг.2е). Величины входного сигнала, выбранные с частотой следовани  импульсов с блока 10 установки шага дискретизации , последовательно подаютс  на запоминающие  чейки 4 блока 3 пам ти, где они запоминаютс  на врем , необходимое дл  ввода информации. Выходные напр жени  запоминающих  чеек 4 поступают на входы вычислительных  чеек 6 матрицы

5 у/2 ( 5 ) ( ).

/

С помощью семивходовых суммирующих усилителей 25 и 26 и резисторов, вход щих в вычислительную  чейку 5, выполн ютс  операции по вычислению напр жений , пропорциональных вещественной и мнимой част м комплексного числа, соответствующего входной величине данной вычислительной  чейки. Напр жени , пропорциональные вещественной и мнимой част м результата вычислени , формируютс  на первом и втором выходах вычислительной  чейки путем взвешенного

суммировани  вещественных и мнимых частей входных комплексных чисел. При этом знак весового коэффициента вводитс  за счет подключени  соответствующего сигнала на инвертирующие и неинвертирующие входы усилител .

Выходные сигналы вычислительных

 чеек матрицы 5 у/г (5

L ) поступают на входы вычислительных  чеек матрицы 5 у/2 - 1 (5 У 1 j ) , где входные

сигналы разлагаютс  на ортогональные составл ющие .

В последующих матрицах вычислительных  чеек операции разложени  входных напр жений вычислительными  чейками повтор ютс .

С выхода вычислительных  чеек первой (от выхода устройства) матрицы 5т снимаютс  сигналы, пропорциональные амплитудам ортогональных составл ющих комплексного спектра.

Работа устройства прекращаетс , когда положительный импульс с блока 24 останова поступает на S-вход триггера 22, перевод  его в положение 1.

При настройке и наладке переключатель 9 через второй вход соедин ет коммутатор 7 с генератором 8 импульсов.

Claims (1)

1. Формула изобретени  Устройство дл  спектрального анализа по авт. св. N; 1083124, отличающеес  тем, что с целью повышени  точности измерени , в него дополнительно введены последовательно соединенные многовходовый сумматор, усилитель-ограничитель, дифференциатор , диод, блокинг-генератор и переключатель , последовательно соединенные

   трансформатор напр жений, фильтр нижних частот и квадратурный фазовращатель, блоки пуска и останова, два блока аналоговых ключей, триггер и счетчик, первый вход которого соединен с выходом триггера и с

   первыми входами аналоговых ключей, вторые входы которых соединены с выходом счетчика, третьи входы - с выходом и входом квадратурного фазовращател  соответственно , выходы аналоговых ключей подключены к входам многовходового сумматора, входы триггера соединены с выходами блока пуска и останова соответственно, второй вход счетчика соединен с первым входом переключател , второй вход которого соединен с выходом генератора импульсов, выход переключател  - с входом коммутатора, а вход трансформатора напр жений соединен с входом устройства и входом преобразовател .

   Фиг.1