JP2765903B2

JP2765903B2 - 情報処理装置

Info

Publication number: JP2765903B2
Application number: JP64000297A
Authority: JP
Inventors: 昇益田; 守利安永; 稔山田; 亮正木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-01-06
Filing date: 1989-01-06
Publication date: 1998-06-18
Anticipated expiration: 2013-06-18
Also published as: JPH02181257A

Description

【発明の詳細な説明】【産業上の利用分野】

本発明は電子計算機等の情報処理装置に係り、特にア
ナログ計算機やニューラルネット等の並列度の高い処理
を行なう情報処理装置に関する。

【従来の技術】

いわゆるアナログ計算機と呼ばれるものは、複数個の
加算器や積分器等の機能ブロックを持ち、各機能ブロッ
クは他の機能ブロックから出力される信号を直接もしく
は乗算機能を持った係数器や正負反転器等を介して受け
る。そして、各機能ブロックは受けた信号に加算や積分
等の演算を施して自分の出力値を決定し、他の機能ブロ
ックに出力する。どの機能ブロックの出力をどの機能ブ
ロックに入力し、係数器の数値等をどうするかは、通常
は適用する問題に応じて入手によって決める。また、いわゆるニューラルネットと呼ばれるものは、
例えば第２図に示すように複数個の細胞体や樹状突起と
呼ばれる機能ブロック100を持ち、各機能ブロックはそ
れぞれ他の機能ブロックから出力される信号をシナプス
と呼ばれる係数器101を介して受ける。そして、各機能
ブロックはその信号の総和を計算して自分の内部値を決
定し、その内部値に応じた信号を他の機能ブロックへ出
力するようになっている。どの係数器の係数をどのよう
にするかは、通常は学習と呼ばれる過程を通じて自動的
に決定される。このようなニューラルネットの例が、日
経エレクトロニクス誌1987年８月10日号（No.427）の11
5頁から124頁に紹介されている。また、日経マイクロデ
バイセス誌1988年７月号の72頁から78頁には、ディジタ
ル回路によって構成されたニューラルネットが紹介され
ているディジタル回路は集積化するのが容易であり、ま
た、素子のバラツキやノイズに対して強いため精度を上
げることも容易である。しかしながら、ディジタル回路
はアナログ回路に比べて部品数が多くなる。このため、
一般的にはパルスコードで表現される数値を、この例で
はパルス数によって表現し回路の簡略化を図っている。

【発明が解決しようとする課題】

ところで、アナログ計算機やニューラルネットによっ
てより複雑な情報処理をさせようとすると、加算器や積
分器等の機能ブロックの数を増やすことが必要になる。
すると、各機能ブロック同士を接続する配線や係数器等
の数も増えることになる。機能ブロックの個数をＮとす
ると、機能ブロックから機能ブロックへの接続個所はＮ
×（Ｎ−１）個有ることになり、機能ブロックの個数の
２乗にほぼ比例した物量の配線や係数器等が必要にな
る。従って、機能ブロックの個数をある程度以上多くす
ると、ハードウエアの量が飛躍的に増加するため、事実
上は実現不可能になる。特にディジタル回路を使って集
積化しようとした場合、係数器等を構成する素子が多い
ため、この問題は一層深刻になる。また、数値をパルス
数で表現することによってハードウエアの量を節減しよ
うとすると、10進で３桁程度の数値でも、これを表現す
るために必要な時間は、パルスコードで表現したときの
約1000倍となり、処理時間が非常に長くなる。本発明の目的は、ニューラルネットやアナログ計算機
において、機能ブロックの個数を増やしてもハードウエ
アの量が飛躍的には増加しない情報処理装置を提供する
ことにある。

【課題を解決するための手段】

本発明は、第１図に示すように各機能ブロック100の
出力を共通に伝送するためのデータバス111を設け、各
機能ブロック100同士の間のデータのやりとりはこのデ
ータバス111を介して時分割で行なうようにしたもので
ある。出力が競合しないようにするために、各機能ブロ
ック毎にアドレスを割り当て、タイミング発生装置120
からアドレスバス112を介して送られてくるアドレス信
号によって自分のアドレスが指定された機能ブロックの
みデータバス111に信号を出力し、その他の機能ブロッ
クはその時にアドレスが指定されている機能ブロックか
らの信号としてデータバス111上の情報を受け取る。そ
してタイミング発生装置120によってアドレスを順次変
更していく。

【作用】

このようにすれば、アドレスが一巡する間に任意の機
能ブロックから任意の機能ブロックへ信号を伝送するこ
とができる。また、信号を受ける側は、多数の相手に対
して係数器101等を共用できるため、これらの回路の物
量と機能ブロックの個数の関係は比例となり、機能ブロ
ック数の増加によって飛躍的にハードウエアの量が増加
することはない。

【実施例】

以下、第１図および第３図を用いて本発明の一実施例
を説明する。第１図は全体構成の主要部を示したもので
あり、100は機能ブロック、 101は係数器、102は時分割制御回路、111はデータバ
ス、112はアドレスバス、113はクロックバス、120はタ
イミング発生装置である。また、第３図は機能ブロック
100、係数器101、および、時分割制御回路102が構成す
る部分の１つを更に詳しく示したものである。第３図に
示すように、機能ブロック100は、加算器301とラッチ回
路302,303、および、トライステート出力のバッファ回
路304から構成され、係数器101は乗算器311により構成
され、時分割制御回路102はアドレスデコーダ321,322と
メモリ回路323から構成される。アドレスデコーダ321はアドレスバス112を介して送ら
れてくるアドレス信号が一巡したことを検出するための
ものであり、アドレスデコーダ322はアドレス信号がこ
の機能ブロックを指するものであるかどうかを判断する
ためのものである。すなわち、機能ブロック100の個数
をＮとした時、機能ブロック100と係数器101と時分割制
御回路102が構成する各組毎に、例えば1,2,3,…,Nのア
ドレスを割り当て、アドレス信号を、0,1,2,3,…,N,0,
1,2,3,…のように繰り返す。ここで,0はどの機能ブロッ
クにも割り当てないアドレスであり、アドレス信号が一
巡したこたを検出するためのアドレスである。そして、
アドレス信号が０の時には全ての時分割制御回路102内
のアドレスデコーダ321が選択されたことを示す信号を
出力する。また、アドレス信号が０以外の時には、その
アドレスが割り当てられた時分割制御回路内のアドレス
デコーダ322のみが選択されたことを示す信号を出力
し、それと対をなす機能ブロック内のバッファ回路304
が活性化されてデータバス111に信号を出力する。それ
以外の機能ブロックではバッファ回路304の出力は高抵
抗状態になっている。また、メモリ回路323は、それと対をなす機能ブロッ
クと他の機能ブロックの間の結合係数を記憶させておく
ためのものであり、その時のアドレス信号が指す機能ブ
ロックからの出力を上記対をなす機能ブロックへ入力す
る時の結合係数を出力する。この時、そのアドレス信号
が指す機能ブロックからの出力がデータバス111に乗っ
ているため、乗算器311はその機能ブロックからの信号
と結合係数の積を出力することになり、その結果が加算
器301に加えられる。この時、クロックバス113を介して
クロック信号が加えられると、ラッチ回路302に累積さ
れたそれまでの加算結果と乗算器311の出力との和が新
たな累積結果としてラッチ回路302に記憶される。従っ
て、アドレス信号が一巡すると、全ての機能ブロックか
らの出力を結合係数で重み付けして加算した結果がラッ
チ回路302の出力として得られることになる。そして、
その時のラッチ回路302の出力をラッチ回路303に記憶し
てアドレス信号が次に一巡するまでの間のこの機能ブロ
ックの内部値とする。なお、アドレスが一巡する毎にラ
ッチ回路302の内容をリセットすればこの機能ブロック
はアナログ計算機で言うところの加算器として動作し、
リセットせずに累積していけば積分器として動作する。
なお、アドレスデコーダ321および322の具体的な一例を
第４図に示す。第４図（ａ）はアドレスデコーダ321と
して使用するものであり、入力が全て０、すなわちアド
レス信号が０を示している時にのみ出力がハイレベルと
なり、その他の時にはローレベルとなる。また第４図
（ｂ）はアドレスデコーダ322として使用するものであ
り、アドレス信号が自分に指定されたアドレスを示して
いる時にのみ出力がハイレベルとなり、その他の時には
ローレベルとなる。ここで、アドレス信号のどのビット
にインバータを入れるかによって、任意のアドレスを設
定することができる。以上述べたように、本実施例によれば、第２図の従来
例では機能ブロック毎に他の機能ブロックの数だけ必要
であった係数器101の数を、１機能ブロック当たり１個
に低減することができる。また、本実施例によれば、従
来は機能ブロック毎に他の機能ブロックの数だけ必要で
あった加算器301の数を、１機能ブロック当たり１個に
低減することができる。従って、従来は物量節減のため
にパルス数で表現されていた数値をパルスコードで表現
することが可能となり、一般的に時分割処理を行った時
に問題となる処理時間の増大を、打ち消すことが出来
る。次に、この装置をアナログ計算機として使用する方法
について、更に具体的に説明する。例として、なる連立微分方程式を解く場合を説明する。この場合に
は、第１図に示す機能ブロック100と係数器101と時分割
制御回路102の組は２組使用し、一方のアドレスを１、
他方を２とする。また、機能ブロック100は両方共積分
器として使用するため、その内部のラッチ回路302は計
算の途中ではリセットしない。そして、アドレス１側の
機能ブロックの出力をＸ、アドレス２側の機能ブロック
の出力をＹと定義する。すると、機能ブロックすなわち
積分器の入力は出力を微分したものであるから、それぞ
れに相当する。従って、係数器101を介して機能ブロック1
00に加えられる信号が、それぞれ（１）式または（２）
式の右辺に相当するようにすればよい。すなわち、積分
計算の時間の刻みをτとした時、メモリ回路323の記憶
内容として、アドレス１側のメモリの０番地には０、１
番地にはτａ、２番地にはτｂ、アドレス２側のメモリ
の０番地には０、１番地にはτｃ、２番地にはτｄをそ
れぞれ記憶させておく。そして、各ラッチ回路302にそ
れぞれＸ、Ｙの初期値をセットすれば準備完了である。
計算の動作は、第５図に示すように、アドレスバス112
には各フレーム毎に0,1,2,0,1,2,0,1,…，と繰返すアド
レス信号を、クロックバス113には各フレーム内に１パ
ルスずつのクロック信号を、タイミング発生装置120か
ら出力することにより行なう。すると、第１のフレーム
では、アドレス信号が０であるから第３図のメモリ回路
323の出力は両方共０となる。従って、乗算器311の出力
も両方共０となり、加算器301の出力はラッチ回路302の
出力すなわちＸまたはＹの初期値に等しくなる。この時
にラッチ回路302にクロック信号が入ってもX,Yの初期値
を保持したままである。一方、ラッチ回路303は、この
フレームのクロック信号によってラッチ回路302の出力
すなわちX,Yの初期値を取り込む。次に第２のフレーム
に移ると、アドレス信号が１となるからアドレス１側の
バッファ回路304が活性化され、データバス111にはアド
レス１側のラッチ回路303の出力すなわちＸの初期値が
出力される。また、アドレス信号が１であるから、メモ
リ回路323の出力はアドレス１側はτａ、アドレス２側
はτｃとなり、乗算器311の出力はそれぞれτaX,τcXと
なる。従って、加算器301の出力は、それぞれＸ＋τaX,
Y＋τcXとなり、このフレーム内のクロック信号によっ
てラッチ回路302にはこの値が取り込まれる。なお、こ
のフレームではラッチ回路303にはクロック信号が加わ
らないため、ラッチ回路303はそれぞれ元のＸ、Ｙを保
持したままである。次に第３のフレームに移ると、アド
レス信号は２となり、データバスにはＹの初期値が出力
され、メモリ回路323の出力はそれぞれτb,τｄとな
る。すると、加算器301の出力値はラッチ回路302の出力
値にそれぞれτbYまたはτdYが加算されて、Ｘ＋τ（aX
＋bY）,Y＋τ（cX＋dY）となる。（１），（２）式から
明らかなように、この値は初期状態から微小時間τ後の
X,Yの値となる。そして、このフレームではこの値がラ
ッチ回路302に取り込まれ、第４のフレームではこの値
が新たなX,Yとしてラッチ回路303に取り込まれる。以
下、同様の計算を繰り返す。これにより，上記連立微分
方程式（１），（２）を時間τの刻みで解くことでき
る。τを小さくすることにより、計算に要する時間は増
加するが計算の精度を上げることができる。また、アナ
ログ計算機で言うところの加算器が必要な時には、アド
レス信号が０となるフレームにおいて、ラッチ回路303
に新しい値を書き込むと共にラッチ回路302の値をリセ
ットする（０にする）ことにより、機能ブロック100を
加算器として動作させることができる。従って、そのリ
セット信号を出すか否かを制御することによって、同一
の回路を積分器として使用することも加算器として使用
することもできる。また、乗算器311や加算器301は補数
表現等によって負数も扱えるようにしておくことは言う
までもない。また、積分時間の刻みτを小さく取れば、
ラッチ回路303は必ずしも必要ではない。なお、以上述べたアナログ計算機は、回路自体はディ
ジタル回路で出来ているが、方程式を解く原理は従来の
アナログ計算機と同じである。従って、ドリフト等のよ
うにアナログ回路に起因する不安定性は無くなるが、正
帰還を含む場合等のようにアナログ計算機の原理に起因
する不安定性については注意する必要がある。また、従
来のアナログ計算機では、回路自体もアナログ回路であ
ったため、３桁以上の精度を実現しようとすると途端に
高価になり、数桁以上の精度を実現するのは非現実的で
あった。しかし、本発明よれば回路自体はディジタル回
路であるため、ビット数さえ増やせば簡単に精度を上げ
ることが出来る。また、ディジタル回路であるので集積
化も容易である。また、従来は機能ブロック同士の結線
はパッチボード等を使って人手で行なっていたため、コ
ネクタ部分の集積化も難しく機能ブロックの数はせいぜ
い百個以下が限度であった。しかし本発明によれば、機
能ブロック同士の結線は結線情報をメモリに書き込むだ
けで行なえるため、この部分の集積化も容易であり、ま
た、必要に応じて結線情報を磁気ディスク等の記憶媒体
に保存したり、ディジタル計算機で自動的に生成した結
線情報を自動的に書き込むこともできる。また、本発明
の計算機の原理はアナログ計算機と同じであるため、複
数の機能ブロックが同時に動作することになる。従っ
て、ディジタル計算機と比べて、変数の個数が多い連立
方程式を解く場合等には計算時間の点で有利である。次に、この装置をニューラルネットとして使用する場
合について説明する。この場合、第３図に示した回路全
体がいわゆるニューロンと呼ばれる単位１個に相当し、
係数器101が他のニューロンからの信号を受けるいわゆ
るシナプスに、加算器301とラッチ回路302の構成する部
分がシナプスの受けた信号を加算するいわゆる樹状突起
にそれぞれ相当する。各シナプスの重み付けは、メモリ
回路323に重み係数を記憶させることによって行う。重
み係数が負の時は抑制性、正の時は興奮性の信号として
作用し、絶対値が大きくなるほど重みが大きくなる。従
って、このメモリ323の内容を書き換えることによって
いわゆる学習と呼ばれる操作が可能である。なお、アナ
ログ計算機の場合には、ラッチ回路302の出力が表わす
数値をそのまま（もしくは下位のビットを切り捨てただ
けで）その機能ブロックの出力値とするが、ニューラル
ネットの場合にはで表わされるシグモイド関数か、または、これを折線で
近似したなる関数によって数値変換した結果をそのニューロンの
出力値とする。この数値変換を行なう回路はラッチ回路
302とラッチ回路303の間、もしくは、ラッチ回路303と
バッファ回路304の間のいずれかに挿入する。ここで、
（４）式の折線の関数によって数値変換する回路は、例
えば第６図（ａ）に示すような構成によって実現でき
る。第６図（ａ）において、610は入力端、611は出力端
である。また、比較器601,602、乗算器603、セレクタ60
4,605、加算器606の入力の片側には、それぞれ数値a,−
a,1/2a,1,0,1/2を表わす信号を接続する。すると、入力
端610に加えられる入力信号の表わす数値がａ以上の時
には比較器601がセレクタ604を制御して出力端611には
数値１を表わす信号が出力される。また、入力信号の表
わす数値が−ａ以下の時には比較器602がセレクタ605を
制御して出力端611には数値０を表わす信号が出力され
る。また、入力信号の表わす数値が−ａとａの間にある
時には、乗算器603と加算器606を通った信号が出力端61
1に出力される。従って、第６図（ａ）の回路によって
（４）式の関数による数値変換を実現することができ
る。なお、（３）式のシグモイド関数やその他の複雑な
関数による数値変換を実現したいときには、第６図
（ｂ）のようにメモリ回路を使うのが容易である。この
場合、入力値に対する出力値をあらかじめ計算しておい
て、メモリ回路内のその入力信号が表わすアドレスに記
憶させ、使用時は入力信号をアドレスとして読み出した
データを出力値として使う。このようにすれば、どんな
複雑な関数による数値変換でも実現することができる。
以上説明したように、第１図の装置はニューラルネット
として使用することもできる。ところで、独立変数の多い方程式を解いたり、複雑な
情報処理を行なう場合、多数の機能ブロックが必要にな
る。すると、第１図のような接続方法ではデータバス11
1やアドレスバス112、クロックバス113に付く負荷が大
きくなって駆動が困難になる。第７図はこれを避けるた
めの一実施例である。第７図において、701〜706はそれ
ぞれが複数の機能ブロックを有する機能ブロック群であ
る。その中の接続は第１図と同様であり、111,112,113
はそれぞれデータバス，アドレスバス，クロックバスで
ある。また、711,712,713はそれぞれ上位のデータバ
ス、上位のアドレスバス、上位のクロックバスである。
アドレス信号およびクロック信号は、タイミング発生装
置120からそれぞれ上位のアドレスバス712または上位の
クロックバス713に出力され、駆動回路722または723を
介してアドレスバス112またはクロックバス113に供給さ
れる。第７図の場合にも、各機能ブロック100に対して
それぞれ異なるアドレスが指定され、あるアドレス信号
が指す機能ブロックはこの中から一意的に決まる。ま
た、データ信号の方は、アドレス信号によって制御され
る双方向性の駆動回路751〜756を介して上位のデータバ
ス711に接続される。そして、アドレス信号が指す機能
ブロックを含む機能ブロック群（701〜706の内のいずれ
か１つ）と対をなす双方向性の駆動回路（751〜756の内
のいずれか１つ）のみ下位のデータバス111上の信号を
上位のデータバス711側に送出し、その他の双方向性の
駆動回路は上位のデータバス711上の信号を下位のデー
タバス111側に送出する。従って、第７図の場合にもア
ドレス信号によって指定された機能ブロックの出力が全
機能ブロックに一斉に伝えられることになる。なお、更
に機能ブロックの数を増やしたい時には、更に上位のデ
ータバスやアドレスバス、クロックバスを設け、第７図
の回路全体（但し、タイミング発生装置120の部分を除
く）を１つの機能ブロック群として、もう一段上の階層
構造を設けることできる。このように階層構造を深くし
ていくことにより、データバス等に接続される負荷の上
限値をある一定値以下に保ったまま機能ブロックの個数
を増やしていくことができる。なお、双方向性の駆動回
路を上述のように制御するためには、例えばアドレス信
号の上位のビットが機能ブロック群を指定し下位のビッ
トが個々の機能ブロックを指定するようにアドレスが決
めておき、上位のビットのみを第４図に示したようなア
ドレスデコーダに加えて制御信号を得ることにより実現
できる。ところで、機能ブロックの個数を増やした時のもう１
つの問題は、処理時間の増加である。すなわち、本発明
の装置ではアドレス信号が一巡する毎に計算の１ステッ
プが進行するが、機能ブロックの個数が多くなるとアド
レス信号の上限値も大きくなり、アドレス信号が一巡す
るのに要する時間が長くなる。これは、全ての機能ブロ
ックを他の全ての機能ブロックと接続しようとすると避
けられない問題であるが、接続する範囲をある程度限定
しても実用上は問題無い場合が多い。例えば、熱拡散の
方程式を解いてある物体の各部の温度の変化を求めよう
とした場合、その物体上の各点の瞬時的な温度変化はそ
の近傍の点の温度の影響を受けるが遠く離れた点の温度
は直接は影響しない。そのほか電磁波の伝幡等、多くの
物理量の瞬時的な変化は着目している他の近傍の状況の
みに影響され遠く離れた点の状況は直接は影響しない。
従って、少なくとも本発明の装置をアナログ計算機とし
て使用する場合、各機能ブロックが論理的にその近くに
ある機能ブロックと接続できれば実用上は殆ど問題無
い。この点を考慮して処理時間を短縮した構成の一実施
例を第８図に示す。第８図において、701〜706は第７図と同様の機能ブロ
ック群である。また、アドレス信号およびクロック信号
をタイミング発生装置120から上位のアドレスバス712ま
たは上位のクロックバス713に供給し、更に駆動回路722
または723を介してアドレスバス112またはクロックバス
113に供給するのも第７図の場合と同様である。第８図
の回路が第７図の回路と異なる点は、データバス111の
接続方法にある。すなわち、各データバス111は双方向
性の駆動回路851〜856を介して両隣のデータバスとのみ
接続される。そして、双方向性の駆動回路は、アドレス
信号によって指定された機能ブロックを含む機能ブロッ
ク群から両隣の機能ブロック群へのみ信号を伝達する。
例えば、第８図の機能ブロック群702内の斜線を施した
機能ブロック100が指定された時は、双方向性の駆動回
路852は機能ブロック群702から機能ブロック群701へ、8
53は機能ブロック群702から機能ブロック群703へ、それ
ぞれ信号を伝達する。そして、双方向性の駆動回路851
および854はいずれの方向へも信号を伝達しない。双方
向性の駆動回路を、互いに入力側と出力側を接続した２
個のトライステート出力のバッファ回路により構成すれ
ば、このような制御は可能である。そしてこの場合、ア
ドレス信号により指定された機能ブロックの出力は、機
能ブロック群701,702,703内の各機能ブロックには伝送
されるが、機能ブロック群704,705,706には伝送されな
い。そこで、機能ブロック群705内の機能ブロックのう
ちの１つ（例えば、第８図の機能ブロック群705内の斜
線を施した機能ブロック）にも同じアドレスを指定すれ
ば、同じアドレス信号によってその機能ブロックの出力
を機能ブロック群704,705,706内の各機能ブロックに伝
送することができる。同様に、機能ブロック群701内の
機能ブロックと機能ブロック群704内の機能ブロックに
同じアドレスを指定すれば、機能ブロック群701内の機
能ブロックの出力が機能ブロック群701,702,706内の機
能ブロックに伝送されている間に、機能ブロック群704
内の機能ブロックの出力を機能ブロック群703,704,705
内の機能ブロックに伝送することができる。同様に、機
能ブロック群703内の機能ブロックと機能ブロック群706
内の機能ブロックに同じアドレスを指定すれば、それぞ
れ機能ブロック群702,703,704の間で伝送する間に、機
能ブロック群705,706,701の間でも伝送することができ
る。以上のようにすれば、アドレス信号の上限値は機能
ブロックの総数に関わらず、常に１個の機能ブロック群
に含まれる機能ブロックの数の３倍となる。従って、ア
ドレス信号が一巡するのに要する時間も、機能ブロック
の総数に関わらず一定となる。なお、ここまでの説明は
両隣の機能ブロック群にのみデータを伝送する場合につ
いて述べたが、双方向性の駆動回路の制御の方法を変更
すれば、両隣と更にその隣の計５個の機能ブロック群に
まで伝送することもできる。その場合には、アドレス信
号の上限値は１個の機能ブロック群に含まれる機能ブロ
ックの数の５倍となるが、１個の機能ブロックから直接
データを伝送できる機能ブロックの数は5/3倍になる。
また、１個の機能ブロック群に含まれる機能ブロックの
数を増やしたいときには、第７図の回路全体（但し、タ
イミング発生装置120の部分を除く）を１個の機能ブロ
ック群として、第８図の機能ブロック群701〜706のそれ
ぞれをこれと置き換えた構成にすればよい。また、第７
図の場合と同様に更にその下の階層を設けることも可能
である。また、第８図は１次元的に近くにある機能ブロック同
士を接続したものであるが、２次元的に近くにある機能
ブロック同士を接続したような構成も考えられる。その
一実施例を第９図に示す。ただし、第９図には機能ブロ
ック群の枠とデータバスおよび双方向性の駆動回路のみ
を記載し、機能ブロック群内の詳細やアドレスバスやク
ロックバスおよびタイミング発生装置等については第７
図や第８図と同様であるためその記載は省略した。第９
図における双方向性の駆動回路の制御は、ある機能ブロ
ック群内の機能ブロックのアドレスが指定されたとき、
その機能ブロック群を含む列から両隣の列にデータを伝
送し、かつ、その機能ブロック群を含む行から両隣の行
にデータを伝送するように行なう。これにより、例えば
第９図の機能ブロック群705内の機能ブロックが指定さ
れたとき、701〜709の機能ブロック群内にある機能ブロ
ックにデータが伝送される。以上のようにすれば、２次
元的に近くにある機能ブロック同士を接続することがで
きる。

【発明の効果】

以上述べたように、本発明によれば、機能ブロックの
個数を増やしてもハードウエアの量が飛躍的には増加し
ないアナログ計算機やニューラルネットを実現すること
ができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図、第２図は従来
例の構成図、第３図は本発明に使用する機能ブロックと
係数器および時分割制御回路の部分の一実施例を示す構
成図、第４図（ａ），（ｂ）はそれぞれ更にその中のア
ドレスデコーダの一実施例を示す構成図、第５図は本発
明の動作を説明するためのタイミング図、第６図
（ａ），（ｂ）はそれぞれ本発明をニューラルネットと
して使用する時に必要な関数変換回路の一実施例を示す
構成図、第７図〜第９図はそれぞれ本発明の他の実施例
を示す構成図である。符号の説明 100…機能ブロック、101…係数器、102…時分割制御回
路、111…データバス、112…アドレスバス、113…クロ
ックバス、701〜709…機能ブロック群、711…上位のデ
ータバス、712…上位のアドレスバス、713…上位のクロ
ックバス、751〜756,851〜856…双方向性の駆動回路で
ある。

───────────────────────────────────────────────────── フロントページの続き (72)発明者正木亮東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (56)参考文献特開昭63−163674（ＪＰ，Ａ) 特開昭61−283975（ＪＰ，Ａ) 特開昭55−15542（ＪＰ，Ａ) 電子情報通信学会技術研究報告Ｖｏｌ．89 Ｎｏ．312 1989 Ｐ．55− 60 (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 15/18 G06F 17/10 ＪＯＩＳ

Claims

(57)【特許請求の範囲】

【請求項１】各ニューロンは他のニューロンとの関係で
定まる重み値を有し、上記他のニューロンの出力値と上
記重み値との積の総和を出力する複数のニューロンと、上記各ニューロンの出力信号を伝達するデータバスと、上記複数のニューロンの１個のニューロンを順次特定す
るためのアドレス信号を伝達するアドレスバスと、上記アドレス信号によって特定された１個のニューロン
の出力信号を上記データバスに送り出す手段とを有する
ことを特徴とする情報処理装置。
【請求項２】上記アドレス信号が一巡する間に、どのニ
ューロンも特定されない状態を設けたことを特徴とする
請求項１に記載の情報処理装置。
【請求項３】上記各ニューロンは、上記各ニューロンの
出力信号を一時的に記憶する回路を有することを特徴と
する請求項２に記載の情報処理装置。
【請求項４】上記複数のニューロンは複数の群に分けら
れ、上記アドレスバスと上記データバスとは、それぞれ
群内のニューロンを接続する第１のバスと、各群の第１
のバスを接続する第２のバスとを有することを特徴とす
る請求項１乃至請求項３の何れかに記載の情報処理装
置。
【請求項５】上記各ニューロンにクロック信号を供給す
るクロックバスを有し、上記第１のバスと上記第２のバ
スの間の信号伝達が上記クロック信号に同期して行われ
ることを特徴とする請求項４に記載の情報処理装置。
【請求項６】上記各ニューロンは、所定の信号と同一の
アドレス信号に対して反応するアドレスデコーダを備え
ることを特徴とする請求項１乃至請求項５の何れかに記
載の情報処理装置。