SU1359779A1 - Многоканальный логический анализатор - Google Patents
Многоканальный логический анализатор Download PDFInfo
- Publication number
- SU1359779A1 SU1359779A1 SU843747195A SU3747195A SU1359779A1 SU 1359779 A1 SU1359779 A1 SU 1359779A1 SU 843747195 A SU843747195 A SU 843747195A SU 3747195 A SU3747195 A SU 3747195A SU 1359779 A1 SU1359779 A1 SU 1359779A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- group
- unit
- output
- input
- inputs
- Prior art date
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Description
pa частоты вл етс группой информационных входов блока временного контрол .
2. AnaJSHsaTop по п.1, о т л и - чающимис тем, что блак запуска содержит каналы управлени началом записи и концом записи и триггер разрешени записи, каждый из каналов управлени содержит регистр маски, группой выходов соединенньй с первой группой входов первого узла элементов И-НЕ, группа выходов которого подключена к первой группе входов узла сравнени , втора группа входов которого соединена с группой выходов регистра начала записи и регистра конца записи соответственно, группа выходов узла сравнени подключена к группе входов второго узла элементов И-НЕ, группа выходов которого соединена с группой входов элементов Ш1И-НЕ, втора группа информационных входов блока запуска соединена с группами входов регистров начала записи и конца записи и регистров маски начала записи и конца записи каналов управлени началом и концом записи соответственно, перва группа информационных входов блока запуска соединена с второй группой входов первого узла элементов И-НЕ каждого из каналов, выходы элементов ИЛИ-НЕ вл ютс соответствующими входами триггера.
3. Анализатор по п.1, отличающийс тем, что блок управлени содержит узел захвата сигналов , узел выбора вида работ, узел управлени началом и концом записи, узел переполнени пам ти, узел выбор режима записи, первый вход которого . вл етс синхровходом блока управлени , а второй вход - входом раз зеше- ни блока управлени и соединен с вторым входом узла захвата сигналов, первый вход которого соединен с вторым выходом узла выбора режима записи и четвертым входом узла выбора вида работ, перва группа выходов кото рого соединена с первыми группами выходов узла выбора режима записи, узла управлени Началом и концом записи , узла переполнени пам ти и вл етс группой разрешающих выходов блока управлени , второй выход узла выбора вида работ вл етс выходом
выбора режима блока управлени , четверта группа входов узла выбора режима записи соединена с вторыми группами входов узла выбора вида работ, узла управлени началом и концом записи , узла переполнени пам ти, третьим входом узла захвата сигналов и вл етс группой входов задани режима блока управлени , третий вход узла управлени началом и концом записи соединен с четвертым выходом узла выбора вида работ, первый вход которого соединен с вторым выходом узла переполнени пам ти, а третий вход узла выбора режима записи св зан с вторым выходом узлл управлени началом и концом записи, третий выход которого соединен с третьим входом узла выбора вида работ, четвертый вход узла захвата сигналов соединен с .третьим выходом узла выбора режима записи , четвертый выход которого вл етс вьпсодом управлени режимом записи блока управлени , первый вход узла управлени началом и концом записи вл етс стробирующим входом блока управлени , а третий вьтод узла выбора вида работ соединен с выходом узла захвата сигналов и вл етс выходом управлени блоком пам ти блока управлени , первый вход узла переполнени пам ти вл етс входом выбора режима блока управлени , узел выбора режима записи содержит три триггера и три элемента И, причем информационные и синхровходы первого и второго триггеров образуют четвертый вход узла , единичный и нулевой выходы пер- вого триггера образуют четвертый выход узла, единичный выход третьего триггера соединен с первыми входами первого и второго элементов И и вл - етс первым выходом узла, единичный выход второго триггера соединен с вторым входом первого элемента И и вл етс третьим выходом блока, третий вход первого элемента И вл етс вторым входом блока, нулевой выход второго триггера соединен с вторым входом второго элемента И, третий вход которого вл етс первым входом узла, выходы первого и второго элементов И соединены с первым и вторым входами третьего элемента И, выход которого вл етс вторым выхо;: ом блока.
Изобретение относитс к вычислительной технике, а именно к устройствам контрол и диагностики ЭВМ.
Целью изобретени вл етс расширение функциональных возможностей анализатора за счет обеспечени режима быстрого асинхронного .анализа.
На фиг.1 изображена блок-схема многоканального логического анализатора; на фиг.2 - блок-схема блока временного контрол ; на фиг.З - блок- схема блока запуска; на фиг.4 - блок-схема блока управлени ;на фиг.5- блок-схема узла переполнени пам ти; на фиг.6 - блок-схема узла управлени началом и концом записи; на фиг.7 - блок-схема узла выбора режима записи; на фиг.8 - блок-схема узла захвата сигналов; на фиг.9 - блок-схема узла выбора вида работ;на фиг. 10- временна диаграмма записи; на фиг.11- временна диаграмма чтени .
Многоканальный логический анализатор (фиг.1) содержит блок 1 коммутации и преобразовани уровней,блок 2 пам ти, блок 3 управлени , блок 4 запуска, блок 5 формировани адреса, мультиплексор 6 и блок 7 временного контрол . Управление работой анализатора осуществл етс с -пульта мик- ; ропрограммного управлени (условно показаны шины 8 управлени ).
Блок временного контрол (фиг.2) содержит кварцевь)й генератор 9,счетчик-делитель 10, схему 11 совпадени , регистр 12 выС Ора частоты и дешифратор 13.
Блок запуска (фиг.З) состоит из регистра 14 маски начала записи и ,- регистра 15 маски конца записи, узов элементов И-НЕ 16 и 17, узлов 18 и 19 сравнени , регистров 20 и 21 .начала записи и конца записи соответственно , узлов элементов И-НЕ 22 и 23, элементов ИЛИ-НЕ 24 и 25 и триггера 26 разрешени записи.
Блок управлени .(фиг.4) содержит узел 27 выбора режима записи, узел 28 захвата сигналов, узел 29 выбора вида работ, узел 30 управлени началом и концом записи и узел 31 переполнени пам ти.
Узел 31 переполнени пам ти (фиг.5) содержит триггеры 32 и элемент И 33.
Узел 30 управлени началом и кон- цом записи (фиг.6) содержит триггеры 34 и 35, элементы И 36 и 37 и элемент ИЛИ 38.
Узел 27 выбора режима записи
(фиг.7) содержит триггеры 39, 40 и 41 и элементы И 42, 43 и 44.
Узел 28 захвата сигналов (фиг.8) содержит элементы И-НЕ 45 и 46, триггеры 47 и 48 и элементы И 45 и 50.
Узел 29 выбора вида работ (фиг.9) содержит триггер 51, элемент ИЛИ 52, элементы И 53 и 54, буферный усилитель 55, элементы ИЛИ 56-59 и формирователь 60 импульса.
Пульт микропрограммного управлени формирует два типа временных диаграмм (фиг.10 и 11).
Временные диаграммы, показанные на фиг.10, описывают процедуру записи в регистр состо ни (триггеры 32, 34, 35, 40, 41, 51 в блоке 3 управлени и регистр 12 в блоке 7 временного контрол ), в регистр адреса (в блоке 5 формировани адреса), в регистр 14 маски начала записи-, в регистр 15 маски конца записи и в реги- стры 20 и 21 начала и конца записи (в блоке 4 запуска).Дл этого на информационных выходах пульта микропрограммного управлени устанавливаютс данные и выдаетс соответствующий строб ЗП.
5
0
5
0
5
Временные диаграммы на фиг.11 описывают процедуру чтени из блока 2 пам ти регистра адреса и регистра состо ни . Дл этого с пульта микропрограммного управлени выдаютс два потенциальных сигнала С ЧТ1,.ЧТ 2 и строб чтени ЧТ, управл ющие мультиплексором 6. В течение действи строба ЧТ на входы блока микропрограммного управлени поступают дрстоверные данные.
Анализатор работает следующим образом;
Контролируемые сигналы провер емого прибора (в частности микроЭВМ) поступают через блок 1 коммутации и преобразовани уровней на вход блока 2 пам ти. Эти же сигналы параллельно поступают на блок 4 запуска, в котором происходит совпадение кода,задаваемого с пульта микропрограммного управлени , с кодом, который информирует о состо нии шин провер емого- прибора, в результате чего на выходах блока по вл ютс либо не по вл ютс сигналы разрешени записи
и запрещени записи, которые затем подаютс э блок 3 управлени , который может обеспечивать два режима записи: запись временных соотношений и лог1#ческий анализ (диагностическа трассировка).
Первый режим записи осуществл етс при наличии сигнала разрешени записи с блока 4 запуска по сигналу из блока 7 временного контрол с частотой , программно устанавливаемой по шине 8.
Второй режим записи информации в пам ть осуществл етс как и в предыдущем режиме, при наличии сигнала разрешени записи, но вместо сигнала из блока 7 временного контрол используетс сигнал из провер емого прибора, который выбран как отображающий временной цикл работы этого прибора.
Анализатор накапливает информацию о состо нии провер емого прибора в
10
1359779
с вполне определенной заданной частотой , который в дальнейшем будет стробировать записываемую в блок пам ти информацию о состо нии провер - емого прибора на всех шинах одновременно .
В блоке А запуска по сигналам, по-, ступающим по шине 8, происходит запись в регистры 14 и 15 масок, а также в регистры 20 и 21 начала записи и конца записи соответственно. Информаци с шин провер емого прибора поступает на входы узлов элементов И-НЕ 16 и 17, где происходит поразр дное маскирование. Далее с выходов элементов И-НЕ 16 и 17 сигналы поступают на входы узлов сравнени 18 и 19, на вторые входы которых поступают коды начала записи и конца записи с шины 8 через регистры 20 и 21,
Далее происходит сравнение кодов, свертка на элементах И-НЕ и ИЛИ-НЕ 22, 23, 24 и 25 и на выходе элемен15
20
1024 тактах перед остановом, осущест- 25 тов 24 и 25 вырабатываютс два сиг- вл емым по сигналу Конец записи из нала Разрешение записи и Запрещение
блока 4 запуска, по сигналу Начало записи из блока 4 запуска либо выборочно по двум этим услови м. Состо ни провер емого прибора определ ютс значени ми сигналов на шинах и в дополнительных точках провер емого прибора, доступных с помощью пробников (зондов).
Анализатор имеет два вида работы: запись-контроль сигналов с шин провер емого прибора и пробников и, чтение-анализ записанной информации.
Переход в режим чтени -анализа осуществл етс по сигналам, которые формируютс в блоке 3 управлени : Переполнение пам ти, Конец записи . Информаци о состо нии диагностируемого прибора считываетс из блока 2 пам ти через мультиплексор 6, через который можно читать, и регистры логического анализа, доступные по чтению.
В блоке 7 временного контрол сигнал с кварцевого генератора 9 поступает на вход счетчика-делител 10, на выходе которого получаютс сигналы кратной частоты, которые подаютс на схему 11 совпадени , на другой вход которой с дешифратора 13 поступает сигнал, соответствующий ко- ду, з.аписанному в регистр 12 выбора частоты. Таким образом, на выходе схемы совпадени выдел етс сигнал
30
записи .Эти два сигнала имеют уровень логической единицы тогда, когда выполн ютс услови :
АД Чх РгМН © РгНАД
Сое YVPrMH ©PrHY
35
АД РгМК, © РгКАД Сое Y 8, РгМК 0 PrKY
где
АД 40
45
50
55
сигналы на лини х адрес-- данные провер емого устройства;
COC.Y - сигналы на управл ющих шинах провер емого устройства;
РгМН, - регистр маски услови
начала дл линий адрес - данные провер емого устройства;
PrMH,j| - регистр маски услови начала дл линий управлени провер емого устройства;
РгНАД - регистр задани услови начала дл линий адрес. - данные провер емого устройства;
РгНУ - регистр задани услови начала дл управл ющих линий провер емого устройства;
25 тов 24 и 25 вырабатываютс два сиг нала Разрешение записи и Запрещ ние
30
записи .Эти два сигнала имеют уровень логической единицы тогда, когда выполн ютс услови :
АД Чх РгМН © РгНАД
Сое YVPrMH ©PrHY
35
АД РгМК, © РгКАД Сое Y 8, РгМК 0 PrKY
где
АД 0
5
0
5
сигналы на лини х адрес-- данные провер емого устройства;
COC.Y - сигналы на управл ющих шинах провер емого устройства;
РгМН, - регистр маски услови
начала дл линий адрес - данные провер емого устройства;
PrMH,j| - регистр маски услови начала дл линий управлени провер емого устройства;
РгНАД - регистр задани услови начала дл линий адрес. - данные провер емого устройства;
РгНУ - регистр задани услови начала дл управл ющих линий провер емого устройства;
РгМК - регистр маски услови
конца дл линий адрес - данные провер емого устройства;
РгМК - регистр маски услови
конца дл линий управлени провер емого устройства;
РгКАД - регистр задани услови конца дл линий адрес - данные провер емого устройства;
PrKY - регистр задани услови конца дп управл ющих линий провер емого устройства;
8 - конъюнкци дл каждого разр да адресов - данных и линий управлени .
Таким образом, запуск анализатоа может осуществл тьс не только по
779®
любому сигналу провер емого прибора, но и по любому сочетанию контролируемых сигналов.
Многоканальный логический анализатор позвол ет осуществл ть поиск неисправностей не только функционально
го характера, но также и неисправностей , св занных с ошибками временного характера. При поиске неисправностей, св занных с гонками фронтов, задерж- ками между импульсными сигналами, анализатор обеспечивает анализ ра;боты объекта диагностировани с различным темпом записи информации на шинах объекта диагностировани и в контрольных точках, дп чего в блоке временного контрол используетс генератор, который на выходе счетчика-делител формирует широкий спектр частот, одна из которых затем выбираетс с помощью дешифратора в качестве строба записываемой информации.
cpue.Z
фие.З
фиеЛ
(ри&.5
39 с
{
40
U2
43
ftl
4/5
:|
фиа.7
У
С47
S
v§ I
У
-{с,.
f
Шцг.
J/7/
Фиг.. Ю
л
X /
Редактор А.Лежнина
(Dus.11
Составитель С.Старчихи
Техред М.ХоданичКорректор И.Патай
Заказ 6154/50Тираж 671Подписное
ВНИШШ Государственного комитета СССР
по делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб;,-д.4/5
Пройзводств1н;;о-п йгр1ф;1ч1ское предпри тие, г.Ужгород, ул.Проектна .А
X /
Claims (3)
1. МНОГОКАНАЛЬНЫЙ ЛОГИЧЕСКИЙ АНАЛИЗАТОР, содержащий блок запуска, блок управления, блок памяти, блок формирования адреса, мультиплексор, блок коммутации и преобразования уровней, группа выходов которого соединена с группой информационных входов блока памяти, разрешающим входом блока управления и первой группой Информационных входов блока запуска, выход которого соединен со стробирующим входом блока управления, управляющий выход режима записи которого соединен с управляющим входом блока •коммутации и преобразования уровней, выход выбора режима блока управления соединен с разрешающим входом блока формирования адреса, первая группа адресных выходов которого соединена с группой адресных входов блока памяти, выход переполнения памяти блока формирования адреса соединен с входом выбора режима блока управления, вторая группа адресных выходов блока формирования адрес.а соединена с группой адресных входов мультиплексора, 'группа информационных входов которого соединена с группой выходов блока памяти, а группа управляющих- входов мультиплексора соединена с группой разрешающих выходов блока управления, группа выходов управления блоком памяти которого соединена с группой входов выбора режима блока памяти,груп^· па выходов мультиплексора является группой информационных выходов анализатора, отличающийся тем, что, с целью расширения функциональных возможностей за счет обеспечения режима быстрого асинхронного анализа, он содержит блок временного контроля, группа информационных входов которого соединена с группой входов задания режима блока управления, группой информационных входов блока формирования адреса, группой инфбрмационных входов блока запуска, второй группой информационных входов мультиплексора и является группой входов задания режима анализатора, группа тактовых входов мультиплексора соедйнена с группой информационных выходов блока временного контроля, управляющий- выход которого соединен с синхровходом блока управления, при этом блок временного контроля содержит счетчик-делитель, регистр выбора частоты, дешифратор, блок совпадения и кварцевый генератор, выход которого соединен с входом счетчикаделителя , группа выходов которого соединена с первой группой входов блока совпадения, выход регистра выбора частоты соединен с входом дешифратора, группа выходов которого соединена · с второй группой входов блока совпадения, выход которого является управляющим выходом блока временного кон- » троля, группа выходов регистра выбора частоты является группой информационных выходов блока временного контроля, а группа входов регистра выбо
SU „„1359779 ра частоты является группой информационных входов блока временного контроля.
2. Анализатор по п.1, отличающиеся тем, что блок запуска содержит каналы управления началом записи и концом записи и триггер разрешения записи, каждый из каналов управления содержит регистр маски, группой выходов соединенный с первой группой входов первого узла элементов И-НЕ, группа выходов которого подключена к первой группе входов узла сравнения, вторая группа входов которого соединена с группой выходов регистра начала записи и регистра конца записи соответственно, группа выходов узла сравнения подключена к группе входов второго узла элементов И-НЕ, группа выходов которого соединена с группой входов элементов ИПИ-НЕ, вторая группа информационных входов блока запуска соединена с группами входов регистров начала записи и конца записи и регистров маски начала записи и конца записи каналов управления началом и концом записи соответственно, первая группа информационных входов блока запуска соединена с второй группой входов первого узла элементов И-НЕ каждого из каналов, выходы элементов ИЛИ-HE являются соответствующими входами триггера.
3. Анализатор по п.1, отличающийся тем, что блок управления содержит узел захвата сигналов, узел выбора вида работ, узел управления началом и концом записи, узел переполнения памяти, узел выбора режима записи, первый вход которого является синхровходом блока управления, а второй вход - входом разрешения блока управления и соединен с вторым входом узла захвата сигналов, первый вход которого соединен с вторым выходом узла выбора режима записи и четвертым входом узла выбора вида работ, первая группа выходов которого соединена с первыми группами выходов узла выбора режима записи, узла управления началом и концом записи, узла переполнения памяти и является группой разрешающих выходов блока управления, второй выход узла ’выбора вида работ является выходом выбора режима блока управления, четвертая группа входов узла выбора ре-, жима записи соединена с вторыми группами входов узла выбора вида работ, узла управления началом и концом записи, узла переполнения памяти, третьим входом узла захвата сигналов и ' является группой входов задания режима блока управления, третий вход узла управления началом и концом записи соединен с четвертым выходом узла выбора вида работ, первый вход которого соединен с вторым выходом узла переполнения памяти, а третий вход узла выбора режима записи связан с вторым выходом узла управления началом и концом записи, третий выход которого соединен с третьим входом узла выбора вида работ, четвертый вход узла захвата сигналов соединен с третьим выходом узла выбора режима записи, четвертый выход которого является выходом управления режимом записи блока управления, первый вход узла управления началом и концом записи является стробирующим входом блока управления, а третий выход узла выбора вида работ соединен с выходом узла захвата сигналов и является выходом управления блоком памяти блока управления, первый вход узла переполнения памяти является входом выбора режима блока управления, узел выбора режима записи содержит три триггера и три элемента И, причем информационные и синхровходы первого и второго триггеров образуют четвертый вход узла, единичный и нулевой выходы первого триггера образуют четвертый выход узла, единичный выход’ третьего триггера соединен с первыми входами первого и второго элементов И и является первым выходом узла, единичный выход второго триггера соединен с вторым входом первого элемента И и является третьим выходом блока, третий вход первого элемента И является вторым входом блока, нулевой выход второго триггера соединен с вторым входом второго элемента И, третий вход которого является первым входом узла, выходы первого и второго элементов И соединены с первым и вторым входами третьего элемента И, выход которого является вторым выходом блока.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU843747195A SU1359779A1 (ru) | 1984-05-30 | 1984-05-30 | Многоканальный логический анализатор |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU843747195A SU1359779A1 (ru) | 1984-05-30 | 1984-05-30 | Многоканальный логический анализатор |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1359779A1 true SU1359779A1 (ru) | 1987-12-15 |
Family
ID=21121480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU843747195A SU1359779A1 (ru) | 1984-05-30 | 1984-05-30 | Многоканальный логический анализатор |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1359779A1 (ru) |
-
1984
- 1984-05-30 SU SU843747195A patent/SU1359779A1/ru active
Non-Patent Citations (1)
| Title |
|---|
| Авторское свидетельство СССР № 608126, кл. G 05 В 23/02, 1978. Патент US № 4040025,кл.364-900, опублик. 1977. * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4369511A (en) | Semiconductor memory test equipment | |
| US6961875B2 (en) | Method and apparatus for capturing event traces for debug and analysis | |
| KR940001340A (ko) | 셀프- 타임드 메모리 어레이를 갖는 완전 테스트 가능한 칩 | |
| JPH10144095A (ja) | 半導体メモリ試験装置用不良解析メモリ | |
| SU1359779A1 (ru) | Многоканальный логический анализатор | |
| SU1548788A1 (ru) | Узел заполнени тестовой информации | |
| JPH07198782A (ja) | 診断回路 | |
| SU1292040A1 (ru) | Устройство дл контрол оперативной пам ти | |
| SU1269139A1 (ru) | Устройство дл контрол цифровых узлов | |
| SU1345199A2 (ru) | Устройство дл тестового контрол цифровых блоков | |
| SU1711235A1 (ru) | Устройство дл формировани тестов пам ти | |
| SU1405059A1 (ru) | Устройство дл контрол цифровых блоков | |
| JP3018431B2 (ja) | 半導体メモリ用オンチップテスト方式 | |
| SU1336018A1 (ru) | Устройство дл сопр жени ЭВМ и внешнего абонента | |
| JP3329221B2 (ja) | Ｌｓｉ試験装置 | |
| SU1529221A1 (ru) | Многоканальный сигнатурный анализатор | |
| JP3257028B2 (ja) | 相互診断機構を有するデータ記録再生装置 | |
| SU1151977A1 (ru) | Устройство дл ввода информации | |
| SU826416A1 (ru) | УСТРОЙСТВО ДЛЯ ЗАПИСИ ИНФОР/^1АЦИИ В ПОЛУПРОВОДНИКОВЫЕ БЛОКИ ПОСТОЯННОЙ ПАМЯТИ1Изобретение относитс к вычислительной технике и может использоватьс при записи (программировании) информации в полу-. проводниковые блоки посто нной пам ти (микросхемы ППЗУ) и контроле этих блоков.Известно устройство дл записи информации в полупроводниковые блоки пам ти, содержащее блок управлени , выполненный на микропроцессоре, блок оперативной и посто нной пам ти, блок формирователей импульсов программировани , блок индикации и блок ввода информации. Это устройство обеспечивает запись информации с клавиатуры или с какого-либо внешнего устройства в^Еода и представл ет -собой по существу малую универсальную вычислительную машину с программнЪш управлением [1] и [2].Недостатком его вл етс больща сложность и необходимость разработки под каждый новый тип блока пам ти кроме программного обеспечени еще и блоков электрического сопр жени интерфейсов.Другое устройство содержит блоки ввода и вывода информации, подключенные через входной буфер к информационным выводам узла фиксации блоков пам ти, адресные выводы которых через адресный буфер подключены к блоку адресации,, а выводы программировани и выборки подключены 5 соответственно к выходу узла программирующих импульсов узла распределител импульсов, входы которых подключены к блоку синхронизации [3].Недостаток этого устройства состоит в малрй функциональной возможности, так10 как оно не может кроме последовательной записи и последовательного контрол записанной информации выполн ть другие функции, что в целом снижает надежность' устройства.Наиболее близким техническим решением к предлагаемому вл етс устройство дл записи информации в полупроводниковые блоки посто нной пам ти, содержащее первый мультиплексор, первый информационный вход которого подключен к выходу бло-20 ка управлени внешним носителем информации, второй информационный вход которого соединен с информационным выходом пульта управлени , управл ющие выходы15 | |
| SU1376121A2 (ru) | Устройство дл записи и контрол программируемой посто нной пам ти | |
| SU1013956A2 (ru) | Устройство дл контрол логических схем | |
| SU802970A1 (ru) | Устройство дл функционального конт-РОл бОльшиХ иНТЕгРАльНыХ CXEM | |
| SU1348912A1 (ru) | Устройство дл контрол блоков оперативной пам ти | |
| SU1633463A1 (ru) | Устройство дл контрол оперативной конвейерной пам ти | |
| RU1800458C (ru) | Устройство дл формировани тестов |