SU1243099A1

SU1243099A1 - Логический анализатор

Info

Publication number: SU1243099A1
Application number: SU843781733A
Authority: SU
Inventors: Эдуард Моисеевич Витенберг; Владимир Иванович Луценко; Исай Давидович Шварцбанд; Николай Пименович Щибря
Original assignee: Научно-Производственное Объединение По Радиоэлектронной Медицинской Аппаратуре
Priority date: 1984-08-14
Filing date: 1984-08-14
Publication date: 1986-07-07

Abstract

Изобретение относитс к цифровой технике. Может быть использовано дл наладки, контрол и ремонта циф- .ровых устройств. Цель изобретени - повьшение достоверности диагностики неисправностей цифровых устройств. Достигаетс цель путем вы влени изолирова:нньгх опшбок в любом нечетном количестве бит и вы влени паче ошибок любой длины, кроме вида 12п, где h натуральное число, в последовательност х любой длины. Дл этого в анализатор введены двоичный счетчик 1 и счетчик-делитель 2 на три. Логический анализатор также содержит логический элемент 2И 3, сумматор 4 по модулю два, регистр 5, индикатор 6 и выходные клеммы 7-9. Применение логического анализатора позвол ет повысить достоверность диагностики неисправностей; цифровых устройств, например ЭВМ, микропроцессорных систем и др. 1 табл., 1 ил. с в ел N9 оо о ;0

Description

«

Изобретение относитс к цифровой f-ехнике и может быть использовано дл наладки, контрол и ремонта цифровых устройств.

Цель изобретени - цовышение достоверности диагностики неисправностей цифровых устройств путем вы влени изолированных ошибок в любом нечетном количестве бит и вы влени пйчек ошибок люб.ой длины, кроме вида 12п, гдеh- натуральное число, в последовательност х любой длины.

На чертеже представлена функциональна схема анализатора.

Логический анализатор содержит двоичный счетчик 1, счетчик-делитель на три-два, элемент 2И 3, сумматор 4 по модулю два, регистр 5, индикатор 6 и входные клеммы 7-9.

12430992

регист эа 3 и входом начальной установки счетчика-делител на три-два, выходы которого подключены к вторым входам двух разр дов сумматора 4 по

5 модулю два, второй вход одного из разр дов сумматора 4 по модулю два подключен к уровню логической единицы, выходы двоичного счетчика 1 соединены с вторыми входами остальных разр дов

10 сумматора 4 по модулю два. Первые входы разр дов сумматора 4 по модулю два соединены с входами индикатора 6 и выходами регистра 5, информационные входы которого соединены с в ыходами

15 сумматора 4 по модулю два . Вход

синхронизации регистра 5 подключен к выходу элемента 2И 3, первый вход которого соединен с второй входной

клеммой 8 логического анализатора и Перва входна клемма 7 логическо- 20 счетным входом счетчика-делител го анализатора соединена с входами на три-два, второй вход элемента, 2И установки нул двоичного счетчика 1, . 3 соединен с третьей входной клеммой

О О

о

1

о

о о 1 1 1 о о о 1 1 1

о о о

1 1

1

t

о

1

t

о

1

о

1

о

1 1

о 1

1

о

1

о

1

о

1

о

1

о

t

1

о

1

1 1 1

1 1 | t 1 1 t 1

1 1 1 1 1

1 о о 1 о 1 о

D

о

1

о

1

о

1

о

о о о о

о о

о

1

о о

0о о о

D

11 оо оо оо оо оо о1 оо о1

о 1 о 1

о

1

о

t

1

о

1

о

1

о

1

1 1

о

С1

о

1

1. о о о 1 1

0о

1о

о о о .0

01

11 о о

01

11

о о о

о

1

о

о о о о о о о о 1 1 1 1 1 1 о

1 1 о

о о о 1 1

о

о о о о

01

11 о о о о

1 1

1 о

о 1 1

1 1

о о 1

о о 1 .0

о о

1 1

о о 1 1 1 1

о о

1

о о

1 о 1 1

1 о

о о 1

о 1 1 1

о 1 I 1 о 1 1 1 о

о о о о

о о 1 о 1 о о 1 1 1 1 1

Сравнение результирующих состо ний выходов регистра дл исходной и ошибочной последовательностей показывает их несовпадение, что указывает на наличие., ошибок.

При подключении известного логического анализатора к провер емому устройству, в случае наличи ошибок в нечетном количестве бит или пачки ошибок, показани индикатора не отличаютс от правильного. При подключении предлагаемого устройства показани индикатора при наличии ошибок в нечетном количестве бит или пачки ошибок отличаетс от правильного. Таким образом, предлагаемый логический анализатор обладает такими же обнаруживающими свойствами, как и из0

5

0

вестное устройство и, кроме того, вы вл ет ошибки в нечетном количестве бит и пачки ошибок в последовательност х любой длны, кроме вида 1 2 п .

Испытани предлагаемого логического анализатора, проведенные дл тестировани запоминающих устройств и процессора, показали, что его применение позвол ет вы вить ошибки в нечетном количестве бит и пачек отиибок в последовательност х любой длины, кроме вида 12ri и тем самым повысить достоверность диагностики неисправностей цифровых устройств, например ЭВМ, микропроцессорных систем и др.

9 логического анализатора. Счетный вход двоичного счетчика 1 соединен с одним из выходов счетчика-делител на три-два.

Логический анализатор работает следующим образом.

Перед началом работы импульсом на входной клемме двоичный счетчик 1 и регистр 5 устанавливают в положение О, а счетчик-делитель на три-два - в положение 1. Провер емую после- .довательность подают на входную г клемму 9. На входную клемму 8 подают синхроимпульсы, синхронизирующие каждый разр д последовательности . По переднему фронту происходит запись в регистр 5, а по заднему - переключение счетчика-делител на три-два.

Пример. Пусть число разр дов регистра 5 и сумматора 4 по модулю ,

два будет равно 5 и исходна (эталон на ) последовательность будет длиной 20 бит: 10011101101000101001. Введем пачку ошибок длиной 8 бит, начинай с 4: 10011101110111010001, и ошибки в 3-й, 4-й и 7-й биты: 10011101101001100101.

Состо ни вторых входов и выходов сумматора 4 по модулю два и выходов регистра 5 при проверке исходной и ошибочной последовательностей дл каждого такта работы логического анализатора приведены в таблице, при- чем состо ни выходов регистра 5 приведены дл момента времени после окончани Синхроимпульса соответствующего такта, а состо ни выходов и входов сумматора 4 по модулю два - дл момента между передним и задним фронтами синхроимпульса .

Пропор емэ последовательность

рез ультируюоу состо ни

Claims

Формула изобретени

Логический анализатор, содержащий регистр, многоразр дный двухвходовый сумматор по модулю два, первые входы разр дов которого соединены с выходами регистра, а выходы - с информационными входами регистра, вход установки О которого соединен с первой входной клеммой логического анализатора , индикатор, соединенный с выходами регистра, и элемент 2И, входы которого соединены с второй и третьей

- 3

входными клеммами логического анали

затора, а выход

- с входом синхронизации регистра, отличающий- с тем, что, с целью повышени достоверности диагностики неисправностей

Редактор М.Дербак

Составитель А.Орлов

Техред О.Сопке Корректор 0.Лугова

Заказ 3716/55Тираж 816Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д. 4/5

Производственно-полиграфическое предпри тие, г.Ужгород, ул.Проектна ,4

Продолжение таблицы

й

20

25

30

цифровых устройств, в него дополди- тельно введены двоичный счетчик и счетчик-делитель на три, причем . счетный вход счетчика-делител на три соединен с второй входной клеммой логического анализатора, а его выход - с вторыми входами двух разр дов сумматора по модулю два, второй вход одного из разр дов которого подключен к уровню логической 1, вход начальной у становки счетчика-делител на три соединен с первой входной клеммой логического анализатора и . входом установки О двоичного счетчика, выходы которого соединены с вторыми входами остальных разр дов сумматора по модулю два, а счетный вход двоичного счетчика соединен с одним из выходов счетчика-делител на три.