SU1231570A1 - Digital frequency synthesizer - Google Patents
Digital frequency synthesizer Download PDFInfo
- Publication number
- SU1231570A1 SU1231570A1 SU843707501A SU3707501A SU1231570A1 SU 1231570 A1 SU1231570 A1 SU 1231570A1 SU 843707501 A SU843707501 A SU 843707501A SU 3707501 A SU3707501 A SU 3707501A SU 1231570 A1 SU1231570 A1 SU 1231570A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- adder
- code
- multiplexer
- output
- codes
- Prior art date
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Изобретение относитс к радиотехнике и обеспечивает расширение диапазона синтезируемых частот. В регистрах частоты 6 и 7 записываютс коды чисел соответственно А и В, определ кище выходные частоты цифрового синтезатора. Коды складываютс в сумматоре кодов 5. Код А с регистра частоты 7 через мультиплексор 4 поступает в накопительный сумматор (НС) 2, состо щий из регистра пам ти (РП) 8 и сумматора 9. Код А складываетс в сумматоре 9 с содержимым РП 8. По импульсу опорного генератора 1 результат суммировани С записываетс в РП 8, Когда С + А Р 2, происходит переполнение сумматора 9. Остаток после переполнени в сле- дукмцем такте записываетс в РП 8. Сигнал переноса с НС 2 поступает на выход цифрового синтезатора частот, а также через элемент задержки 3 проходит на управл ющий вход мультиплексора 4, переключа его. В результате -через него на НС 2 проходит код А + + В с сумматора кодов 5. В следующий такт в РП 8 записываетс число Cj + А + В, а мультиплексор 4 переключаетс , пропуска код А, 1 ил. i (Л N9 СО сд The invention relates to radio engineering and provides an extension of the range of synthesized frequencies. In frequency registers 6 and 7, codes of numbers A and B, respectively, are recorded, and the output frequencies of the digital synthesizer are determined. Codes are added to adder code 5. Code A from frequency register 7 through multiplexer 4 enters accumulative adder (NS) 2, consisting of memory register (SP) 8 and adder 9. Code A folds in adder 9 with the contents of SP 8. The pulse of the reference oscillator 1 is the result of the summation of C recorded in TL 8, when C + A P 2, the adder 9 overflows. The remainder after the overflow in the follower cycle is written in TL 8. The transfer signal from HC 2 is fed to the output of the digital frequency synthesizer, and also through delay element 3 passes on control input of multiplexer 4 by switching it. As a result, the A + + B code from the adder of codes 5 passes through HC 2. The next clock cycle in SPM 8 records the number Cj + A + B, and multiplexer 4 switches, skipping code A, 1 Il. i (L N9 WITH SD
Description
Изобретение относитс к радиотех- шпсе и может быть использовано в приемопередающей радиоаппаратуре и в устройствах измерени в качестве диапазонного генератора стабильных частот.The invention relates to radio-technical equipment and can be used in transceiver radio equipment and measurement devices as a range generator of stable frequencies.
Целью изобретени вл етс расширение диапазона синтезируемых частотThe aim of the invention is to expand the range of synthesized frequencies
На чертеже представлена структурна электрическа схема цифрового синтезатора частотThe drawing shows a structural electrical circuit of a digital frequency synthesizer
Цифровой синтезатор частот содержит опорньм генератор 1, накопитель- ньй (НС) 2, элемент задержки 3 5, c льтиплeкcop 4, сумматор кодов 5, первый 6 и второй 7 регистры частоты. При этом НС 2 состоит из регистра пам ти 8 и сумматора 9.The digital frequency synthesizer contains the basic oscillator 1, the accumulative (NS) 2, the delay element 3 5, c the optical monitor 4, the adder codes 5, the first 6 and the second 7 frequency registers. Here, the NS 2 consists of a memory register 8 and an adder 9.
Цифровой синтезатор частот работает следующим образом.Digital frequency synthesizer works as follows.
Пусть в первом регист:ре 6 записано число В, а во втором регистре 7 - число А, Код числа А с выхода мультиплексора 4 поступает в накопитель- ный сумматор 2 и складываетс в сумматоре 9 с содержимым регистра пам ти 8 Каждый импульс от опорного генератора 1 производит запись результата суммировани - числа С - в регистр пам ти 8. В результате С увеличиваетс до тех пор, пока не произойдет переполнени сумматора 9. При переполнении, т„е. при С-( на выходе сумматора 9 по вл етс .сигнал переноса, а в регистр пам ти 8 на- следующем такте будет записано число Cj Cj + А - Р. По этому же тактовому импульсу сигнал переноса с выхода НС 2 проходит на выход элемента задержки 3 и переключает мультиплексор 4 На кодовой вход НС 2 с суш1атора кодов 5 начинает поступать код числа А + В и суммируетс в немLet the first register: re 6 record the number B, and the second register 7 to write the number A, the code for the number A from the output of multiplexer 4 enters the accumulative adder 2 and adds in the adder 9 with the contents of the memory register 8 each pulse from the reference oscillator 1 writes the result of the summation - the number C - to the memory register 8. As a result, C increases until the totalizer 9 overflows. When it overflows, that is. at C- (a transfer signal appears at the output of the adder 9, and the memory register 8 on the next clock cycle will write the number Cj Cj + A - P.) By the same clock pulse, the transfer signal from the output NS 2 passes to the output of the element delay 3 and switches multiplexer 4 to the code input HC 2 from the dryer code 5 begins to receive the code number A + B and summed in it
с числом С,with the number C,
п-иpi
Поэтому на следующемTherefore, the following
такте в регистр пам ти 8 будет записано число С А В. Одно-- временно по этому тактовому импульсу срабатывает элемент задержки 3, и сигнал с его выхода переключает мультиплексор 4j так что до следующегго переполнени НС 2 на его вход поступает код числа А.In the memory register 8, the number C A B will be recorded. Simultaneously, on this clock pulse, delay element 3 is triggered, and the signal from its output switches multiplexer 4j so that until the next overflow NA 2, the number A code arrives at its input.
Так как после каждого переполнени накопительного сумматора 2 в течение одного периода опорной частоты на него поступает код числа А -ь В, а не AJ то эквивалентна емкость НС 2 равна P-Bj цифровой синтезатор частот позвол ет получить более частуюSince after each overflow of the cumulative adder 2 during one period of the reference frequency, the code of the number A-B arrives at it, and not AJ, the equivalent capacitance HC 2 is equal to P-Bj the digital frequency synthesizer allows you to get more frequent
сетку частот. Однако максимальна тактова частота его выбираетс из условий 1/(Ткс +Тр), и fj .ul/ ) где Т-,. - задержка срабатывани элемента задержки 3 по приходу тактового импульса; Т, ,frequency grid. However, its maximum clock frequency is chosen from the conditions 1 / (Tks + Tr), and fj .ul /) where T- ,. - the delayed response of the delay element 3 upon the arrival of the clock pulse; T,
33
2020
2525
ЗК)ZK)
3S3S
4040
5Ci5Ci
-Т-T
т.t.
р ) у|(, - задержка сигналов в комбинационном сумматоре, регистре и мультиплексоре соответственно. Дл мно- .|п горазр дных сумматоров .p) y | (, is the delay of the signals in the combinational adder, register and multiplexer, respectively. For many | | intermittent adders.
(Т т - - мс 9 э 5(T t - - ms 9 e 5
Ь И fo,.c B and fo, .c
Дл изменени выходной частоты цифрового синтезатора частот следует изменить коды чисел А или В (или обоих одновременно), записанных: в первом регистре 6 и во втором регистре 7. Начина со следующего после смены кодов переполнени НС 2, на его выходе импульсы будут следовать с новой частотой.To change the output frequency of the digital frequency synthesizer, you must change the codes of the numbers A or B (or both at the same time) recorded: in the first register 6 and in the second register 7. Starting from the next after changing the HC 2 overflow codes, the output pulses will follow with a new frequency
Остаток после переполнени НС 2, записываемый в регистр пам ти 8, при любом В находитс в пределах от нул до А в отличие от прототипа в котором остаток находитс в пределах от В до В А, т.е. зависит от В, Это облег чает его сопр жение с управл емым устройством задержки, часто примен емым в синтезаторе частот дл уменьшени уровн побочных спектральных составл юпшх.The remainder after overflowing HC 2, recorded in memory register 8, for any B is in the range from zero to A, unlike the prototype in which the residue is in the range from B to B A, i.e. depends on B, This facilitates its conjugation with a controllable delay device, often used in a frequency synthesizer to reduce the level of the side spectral components.
В качестве опорного генератора 1 может быть применен кварцевый генератор с формирователем импульсов на зьгходе. Регистры пам ток 8, первый и второй регистры 6 и 7 должны иметь возможность параллельной записи поступающего кода и вывод записанного числа в параллельном коде. Сумматор кода 5 и сумматор 9 двоичные комбинационные , В качестве элемента задержки 3 может быть использован D- триггер, срабатывающий по фронту сигнала, его Б-вход подключаетс к выходу переноса сумматора 9, а син- хровкод - к опорному генератору 1. Мультиплексор 4 должен коммутировать многоразр дные параллельные коды чисел , поступающие с выходов второго регистра частоты 7 и второго сумматора 5,As a reference oscillator 1, a quartz oscillator with a pulse shaper on the drive can be used. Memory registers current 8, the first and second registers 6 and 7 should be able to simultaneously write the incoming code and output the recorded number in the parallel code. The adder code 5 and adder 9 are binary combinational. As a delay element 3, a D-trigger can be used, triggered by a signal, its B-input is connected to the transfer output of adder 9, and the sync code is to the reference generator 1. Multiplexer 4 must switch multi-bit parallel codes of numbers coming from the outputs of the second frequency register 7 and the second adder 5,
Введение элемента задержки 3, а также и обеспечение предлагаемых св зей кеж;ду элементами за счет уменьшени задержек сигнала в пвоцессе накапливающего суммировани в два раза повьштает максимальную рабочую частоту по сравнению с прототипом. ЭтоThe introduction of the delay element 3, as well as the provision of the proposed connections, by the elements, by reducing the delays of the signal in the process of accumulating sum, doubles the maximum operating frequency compared to the prototype. it
3123131231
достигаетс путем уменьшени суммарной задержки сигнала в НС 2 благодар предварительному суммированию в сумматоре кодов 5 чисел, записанных в первом и втором регистрах 6 е и 7. При переполнении сумматора 9 подача на его вход суммы содержимого первого и второго регистров 6 и 7 происходит с задержкой «на один период частоты опорного генератора 1,is achieved by reducing the total delay of the signal in NS 2 due to the preliminary summation in the adder codes 5 numbers recorded in the first and second registers 6 e and 7. When the adder 9 overflows, the input to its input sums the contents of the first and second registers 6 and 7 with a delay for one period of the frequency of the reference generator 1,
10ten
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843707501A SU1231570A1 (en) | 1984-03-06 | 1984-03-06 | Digital frequency synthesizer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843707501A SU1231570A1 (en) | 1984-03-06 | 1984-03-06 | Digital frequency synthesizer |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1231570A1 true SU1231570A1 (en) | 1986-05-15 |
Family
ID=21106117
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843707501A SU1231570A1 (en) | 1984-03-06 | 1984-03-06 | Digital frequency synthesizer |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1231570A1 (en) |
-
1984
- 1984-03-06 SU SU843707501A patent/SU1231570A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР If 1058069, кл. Н 03 К 23/00, 1982. Авторское свидетельство СССР 1157641, кл. Н 03 В 19/00, 1983. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0601201B1 (en) | Waveform a/d converter and d/a converter | |
US4837790A (en) | Maximum length linearly occurring code sequence generator | |
SU1231570A1 (en) | Digital frequency synthesizer | |
SU1300492A1 (en) | Function generator | |
SU1405074A1 (en) | Interpolator | |
SU1261111A2 (en) | Versions of digital accumulator | |
SU1681375A1 (en) | Digital frequency synthesizer | |
SU1201789A1 (en) | Pulse signal store | |
SU499654A1 (en) | Clock Generator | |
SU1550602A1 (en) | Pulse generator | |
SU1019611A1 (en) | Pulse delay device | |
SU1529402A1 (en) | Digital frequency synthesizer | |
SU1552343A1 (en) | Digital frequency synthesizer | |
SU1401479A1 (en) | Multifunction converter | |
SU836816A1 (en) | Frequency-phase manipulator | |
SU1374426A1 (en) | Digital storage with fractional variable capacitor | |
SU1108442A1 (en) | Function generator | |
SU1177874A1 (en) | Digital frequency synthesizer | |
SU1162040A1 (en) | Digital accumalator | |
SU1557561A1 (en) | Counter-type adder | |
SU546937A1 (en) | Tunable phase-pulse multi-stable element | |
SU646434A1 (en) | Arrangement for discrete shifting of pulse phases | |
SU1750032A1 (en) | Digital multiphase generator | |
SU1411738A1 (en) | Digital function converter | |
SU1709514A1 (en) | Divider of pulse recurrent rate |