SU1019611A1

SU1019611A1 - Pulse delay device

Info

Publication number: SU1019611A1
Application number: SU813374989A
Authority: SU
Inventors: Александр Серафимович Кобайло; Сергей Федорович Костюк; Анатолий Иванович Кузьмич; Александр Георгиевич Якубенко
Original assignee: Минский радиотехнический институт
Priority date: 1981-12-29
Filing date: 1981-12-29
Publication date: 1983-05-23

Abstract

УСТРОЙСТВО ЗАДЕРЖКИ ИМПУЛЬСОВ , содержащее дев ть элементов И, генератор импульсов, выход которого соединен с первым входом первого элемента И, реверсивный счетчик, формирователь импульсов, вход которого вл етс входом устройства, первый триггер, счетный триггер, два элемента ИЛИ, вход первого цз них соединен с выходом формировател импульсов, регистр, отличающеес тем, что, с целью расширени функциональных возможностей и сокращени объема оборудовани , в него введены второй формирователь импульсов, блок пам ти, четыре счетчика, три триггера, элемент НЕ, причем вход ntepBoro формировател импульсов соединен с входом элемента НЕ, первым входом первого триггера, первьм вхддом четвертого триггера, выход элемента НЕ соединен с входом второго формировател импульсов, выход которого соединен с вторым входом первого элемента ИЛИ, выход первого элемента ИЛИ соединен с вторым входом первого элемента И первым входом второго счетчика и первым входом третьего счетчика, первый выход первого триггера соединен с первым входом второго элемента И и четвертым входом первого элемента И, второй выход первого триггера соединен с третьим входом четвертого триггера, второй вход второго элемента И соединен с первым выходом третьего триггера , вторым ВХОДОМтретьего элемента И, первьм входом шестого элемента И, первым входом четвертого элемента И и третьим входом первого элемента И, выход генератора импульсов соединен с входом третьего триггера и первым входом седьмого элемента И, выход второго элемен та И соединен с вторым входом второго счетчика, выход первого элемента И соединен с первым входом блока . пам ти, второй вход блока пам ти соединен с выходом четвертого элемента И, второй вход которого соединен с выходом третьего Сч этчика, третий вход блока пам ти соединен с выходом второго счетчика, четвертый вход блока пам ти соединен с выходом восьмого элемента И, первый вход -которого соединен с выходом п того счетчика, второй вход - с вторьм выходом третьего триггера и вторьм входом седьмого элемента И,п тый вход блока пг1м ти соединен с выходом седьмого элемента И, третий вход кото- рэго соединен с выходом второго элемента ИЛИ, входом счетного триггера и вторым входом реверсивного счетчика , выход блока пам ти соединен с первым входом реверсивного счетчика, выход которого соединен с входом дев того . элемента И, выход дев того элемента И соединен с первым входом п того счетчика и вторым входом вто рого элемента ИЛИ, выход четвертого триггера соединен с первым входом третьего элемента И, выход которого соединен с первьои входом четвертого счетчика, второй вход которого соединен с выходом регистра, а выход с входом п того элемента И,, выход п того элемента И соединен с- вторьм входом четвертого триггера, третьимPULSE DELAY DEVICE, containing nine AND elements, pulse generator, whose output is connected to the first input of the first AND element, reversible counter, pulse generator, whose input is the device input, first trigger, counting trigger, two OR elements, first input of them connected to the output of the pulse generator, a register, characterized in that, in order to expand the functionality and reduce the equipment volume, a second pulse generator, a memory unit, four counters are entered into it , three triggers, the element is NOT, and the input of the ntepBoro pulse driver is connected to the input of the element NOT, the first input of the first trigger, the first input of the fourth trigger, the output of the element is NOT connected to the input of the second pulse driver, the output of which is connected to the second input of the first element OR, the output of the first element OR is connected to the second input of the first element AND the first input of the second counter and the first input of the third counter, the first output of the first trigger is connected to the first input of the second element AND and the fourth input of the first element And, the second output of the first trigger is connected to the third input of the fourth trigger, the second input of the second element And is connected to the first output of the third trigger, the second INPUT of the third element And the first input of the sixth element And the first input of the fourth element And the third input of the first element And the output the pulse generator is connected to the input of the third trigger and the first input of the seventh element I, the output of the second element I is connected to the second input of the second counter, the output of the first element I is connected to the first input of the block. memory, the second input of the memory block is connected to the output of the fourth element I, the second input of which is connected to the output of the third MF signal, the third input of the memory block is connected to the output of the second counter, the fourth input of the memory block is connected to the output of the eighth element And, the first input - which is connected to the output of the fifth counter, the second input is connected to the second output of the third trigger and the second input of the seventh AND element, the fifth input of the PGI unit is connected to the output of the seventh And element, the third input of which is connected to the output of the second OR element, Odom countable latch and a second input of down counter, the output memory unit is connected to a first input of down counter whose output is connected to the input of a ninth. element AND, the output of the ninth element AND is connected to the first input of the fifth counter and the second input of the second element OR, the output of the fourth flip-flop is connected to the first input of the third element And, the output of which is connected to the first input of the fourth counter, the second input of which is connected to the output of the register and the output with the input of the first element I, the output of the second element I is connected with the second input of the fourth trigger, the third

Description

входом четвертого счетчика, первым входом п того триггера и первым входом второго элемента ИЛИ, выход п того триггера соединен с вторым входом шестого элемента И, выход кО торого соединен с третьим входом реверсивного счетчика, вход задани the input of the fourth counter, the first input of the fifth trigger and the first input of the second element OR, the output of the fifth trigger is connected to the second input of the sixth element AND, the output to which is connected to the third input of the reversible counter,

начальных условий срединен с вторыми входами первого и п того триггеров, с третьим входом второго счетчика, с четвертым входом четвертого счетчика и .с вторьми входами третьего и п того счетчиков, а выход счетного триггера вл етс выходом устройства.The initial conditions are median with the second inputs of the first and fifth triggers, with the third input of the second counter, with the fourth input of the fourth counter and with the second inputs of the third and fifth counters, and the output of the counting trigger is the device output.

Изобретение относитс к вычислительной технике и предназначено дл получени регулируемой задержки пачки импульсов при сохранении дли .тедьности импульсов и интервалов между ними. Известно цифровое устройство задержки шлпульсов, содержащее регист пам ти, генератор импульсов эталонн частоты, триггеры, элемент задержки элементы И, элементы ИЛИ, клеммы подачи сигналов кода длительности импульсов, клеммы подачи сигналов к да задержки импульсов, клемму подачи входных сигналов, выходную клемму Пи. Недостатками известного устройст ва вл ютс отсутствие возможности воспроизведени длительности входных импульсов на выходе устройства ограниченный диапазон регулировани задержки, не превышагаций период сле довани входных импульсов. Наиболее близким по технической сущности к изобретению вл етс уст ройство задержки импульсов, имеющую разную длительность, позвол ющее за держивать пачку импульсов, имеющих разную длительность и следующих с переменным периодом, содержащее генератор импульсов, реверсивный счет чик, триггер знака, суммирующий три гер, элемент задержки переднего фро та импульса, формирователь импульсо элемент И, элементы И перезаписи, выходные элементы И, элементы И опроса, .элементы И контрол нул , установочные элементы И и элементы: ИЛИ, группы входнЕлх элементов И, дифференцирующие цепи, дополнительные элементы задержки, три элемента ИЛИ, регистры управлени сложением и вычитанием 2 3. Недостатками известного устройства вл ютс ограниченность количества импульсов в пачке входной се рии, так как длительности импульсов и пауз запоминаютс в счетчике, раз р дность которого конечна; нерегулируемость длительности задержки, задаваемой с помощью линии задержки; отсутствие возможности получени задержек и меньшей суквдарной длительности импульсов и пауз между ними в пачке выходньсс импульсов, а также значительный.объем оборудовани дл обеспечени задержки пачки импульсов, содержащей большое количество импульсов или раст нутой во времени. Цель изобретени - расширение функциональных возможностей устройства за счет формировани регулируемой в широком диапазоне задержки последовательности любого количества импульсов со случайными, в общем случае, длительност ми и паузам:и с вопроизведением этих длительностей и пауз на выходе устройства и сокращение объема оборудовани . Цель достигаетс тем, что в уств ройство, содержащее дев ть элементов И, генератор импульсов, выход которого соединен с первым входом первого., элемента И, реверсивный счетчик, формирователь импуль срв , вход которого вл етс входом устройства, первый триггер, счетный триггер, два элемента ИЛИ, вход первого из них соединен с выходом формировател импульсов, регистр, введены второй формиро- ;. ватель импульсов, блок пам ти, Гетыре счетчика, три триггера, элемент НЕ, причем вход первого формировател импульсов соединен с входом элемента НЕ, первым входом первого триггера, первым входом четвертого триггера, выход элемента НЕ: 2оединен с входом второго формировател импульсов, вЫход которого соединен с, вторым входом первого элемента ИЛИ, выход первого элемента ИЛИ соединен с вторым входом первого элемента И, первьм входом второго счетчика.и первым входом третьего счетчика, первый выход первого триггера соединен;с первым входом ВТОРОГО элемента Ни четвертым входом первого элемента И, второй выход первого триггера соединен с третьим входом .четвертого триггера, второй вход втоЕЮГо элемента И соединен с первым выходом третьего триггера, вторым входе третьего элемента И, первым входом шестого элемента И, первым входом четвертого элемента И и третьим входом первого элемента И, выход генератора импуль сов соединен с входом третьего триг гера и первым входом седьмого элемента И, выход второго элемента И соединен с вторым входом второго сче.тчика, выход первого элемента И соединен с первым входом блока пам ти , второй вход блока пам ти соеди нен с выходом .четвертого элемента И второй вход которого соединен с выходом третьего счетчика, третий вход блока пам ти соединен с выходом .второго счетчика, четвертый вход блока пам ти соединен с выходом во.сьмого элемента И, первый вход которого соединен с выходом п того счетчика, второй вход - с вторым выходом третьего триггера и вторым входом седьмого элемента И, п тый вход блока пам ти соединен с выходом седьмого элемента И, третий вход которого соединен с выходом второго элемента ИЛИ, входом счетного триггера и вторым, входом реверсивного счетчика, выход блока пам ти соединен с первым входом реверсивного счетчика, выход которого соединен с входом дев того элемента И, вькод дев того элемента И соедин . с первым входом п; того счетчика и вторым входом второго элемента ИЛИ, выход четвертого триггера соединен с nepBbiM входом третьего элемента И выход которого соединен с первым вх дом четвёртого счетчика, второй вхо которого Соединен С.ВЕЛХОДОМ регистр а выход - с входом п того элемента выход п того элемента И соединен с вторьвч входом четвертого триггера, третьшд входом четвертого счетчика, первь входом п того триггера и пер вым входом второго элемента ИЛИ, вы ход п того триггера соединен с втор входом шестого элемента И, выход ко торого соединен с третьим входом, ре версивного счетчика, вход задани начальньрг условий соединен с вторьми входами.первого и п того триг .геров, с третьим входом второго сче чика/ с четвертым входом четвертого счетчика и с вторьми входами третьего и п того счетчиков, а выход счетного триггера вл етс выходом устройства.. На чертеже представлена стру.ктурна ... схема предлагаемого устройства. Устройство содержит генератор 1 импульсов, первый элемент И 2, реверсивный счетчик 3, первый формиро ватель 4; импульсов, первый триггер . 5, счетный триггер б, первый элемент ИЛИ 7, второй э/гемент И 8, третий элемент И 9, четвертый элемент И 10,.п тый элемент И 11, шестой элемент И 12, седьмой элемент И 13, восьмой элемент И 14, дев тый элемент И 15, второй элемент. ИЛИ 16, регистр 17, второй формирователь 18 импульсов, блок 19 пам ти, второй счетчик 20, третий счетчик 21, третий триггер 22, четвертый счетчик 23, п тый счетчик 24, четвертый триггер 25, п тый триггер 26, элемент НЕ 27, причем вход первого формировател 4 импульсов вл етс входом устройства и соединен с входом элемента НЕ 27, первым входом первого триггера 5 и первым входом четвертого триггера.25, выход первого формировател 4 импульсов соединен с первым входом первого элемента ИЛИ 7, выход генератора 1 импульсов соединен с входом третьего триггера 22, первым входом первого элемента И. 2 и первым входом седьмого элемента И 13, выход элемента НЕ 27 соединен с входом второго формировател 18 импульсов, выход КОТ9РОГО соединен с вторым входом первого элемента ИЛИ 7, выход первого элемента ИЛИ 7 соединен с вторым входом первого элемента И 2, первьлм входом второго счетчика 20 и первым входом третьего счетчика 21, выход первого триггера 5 соединен с четвертым входом первого элемента И 2 и первым входом второго элемента И 8., второй вход которого соединен с первым выходом третьего триггера 22, вторым входом третьего элемента И 9, первым входом шестого элемента И 12, первым входом четвертого элемента И 10 и третьим входом первого элемента И 2, выход второго Элемента И 8 соединен с вторым входом второго счетчика 20, выход первого элемента И 2 соединен с первым входом блока 19 пам ти, второй вход блока 19 пам ти соединен с выходом четвертого элемента И 10, второй вход которого соединен с вы-:ходом третьего счетчика 21, третий вход блока 19 пам ти соединен с выходом второго счетчика 20, второй вход которого соединен с выходом второго элемента И 8, четвертый вход блока 19 пам ти соединен с выходом восьмого элемента И 14, первый вход которого соединен с выходом п того счетчика 24, второй вход - с вторым выходом третьего триггера 22 и вторые входом седьмого элемента И 13, п тый вход блока 19 пам ти соединен с выходом седьмого элемента И 13, третий вход которого соединен с вы- . ходом второго элемента ИЛИ 16, входом счетного триггера б и вторым входом реверсивного счетчика 3, выход блока 19 пам ти соединен с первым входом реверсивного счетчика 3, третий вход реверсивного счетчика 3 соединен с выходом шестого элемента И 12, а выход - с входом дев того элемента И 15, выход дев того эле- , мента И 15 соединен с первым входом The invention relates to computing and is intended to obtain an adjustable delay of a burst of pulses while maintaining the length of the pulses and the intervals between them. Known digital device delay shlpulsov containing register memory, pulse generator frequency reference, triggers, delay element AND elements, OR elements, terminals for supplying signals to the pulse duration code, terminals for supplying signals to and delaying pulses, input terminals for input signals, output terminal Pi. The disadvantages of the known device are the inability to reproduce the duration of the input pulses at the output of the device, a limited range of delay control, not exceeding the tracking period of the input pulses. The closest in technical essence to the invention is a pulse delay device having a different duration, allowing to hold a packet of pulses having a different duration and following with a variable period, containing a pulse generator, reversible counting, a character trigger, summing three ger, element delays of the forefront of the pulse, pulse shaper element AND, elements AND rewriting, output elements AND, elements AND interrogation, elements AND control zero, setting elements AND and elements OR, input groups x elements, differentiating circuits, additional delay elements, three OR elements, addition and subtraction control registers 2 3. The disadvantages of the known device are the limited number of pulses in the input series burst, as the pulses and pauses are memorized in the counter, which is finite; the irregularity of the delay time specified by the delay line; the inability to get delays and a shorter duration of the pulses and pauses between them in the pulse output bundle, as well as a considerable amount of equipment to ensure the delay of a burst of pulses containing a large number of pulses or extended in time. The purpose of the invention is to expand the functionality of the device by forming a sequence of any number of pulses that is adjustable over a wide range of delays with random, generally, durations and pauses: both playing back these durations and pauses at the output of the device and reducing the amount of equipment. The goal is achieved by the fact that an instrument containing nine AND elements, a pulse generator, the output of which is connected to the first input of the first., AND element, a reversible counter, a pulse driver SRV, whose input is the device input, the first trigger, a counting trigger, two elements OR, the input of the first of them is connected to the output of the pulse former, register, the second one is entered; pulse generator, memory block, Four counters, three triggers, the element is NOT, the input of the first pulse shaper is connected to the input of the element NOT, the first input of the first trigger, the first input of the fourth trigger, the output of the element NOT: 2 is connected to the input of the second pulse shaper, whose output connected to, the second input of the first element OR, the output of the first element OR connected to the second input of the first element AND, the first input of the second counter.and the first input of the third counter, the first output of the first trigger connected; to the first input SECOND element Neither the fourth input of the first element I, the second output of the first trigger is connected to the third input of the fourth trigger and the third input of the first element I, the output of the pulse generator is connected to the input of the third trigger and the first input of the seventh element I, the output of the second element I connected to the second input of the second counter, the output of the first ele The I input is connected to the first input of the memory block, the second input of the memory block is connected to the output of the fourth element, and the second input of which is connected to the output of the third counter, the third input of the memory block is connected to the output of the second counter, the fourth input of the memory block is connected with the output of the current element And, the first input of which is connected to the output of the fifth counter, the second input - with the second output of the third trigger and the second input of the seventh element And, the fifth input of the memory unit is connected to the output of the seventh element And, the third input is connected with the output of the second element OR, the input of the counting trigger and the second, the input of the reversible counter, the output of the memory unit is connected to the first input of the reversible counter, the output of which is connected to the input of the ninth element AND, the code of the ninth element And connection. with the first entrance n; addition of the counter and the second input of the second element OR, the output of the fourth trigger is connected to the nepBbiM input of the third element AND the output of which is connected to the first input of the fourth counter, the second input of which is connected to the S.VOLKHOD register and the output to the input of the fifth element connected to the second input of the fourth trigger, third input of the fourth counter, first input of the fifth trigger and the first input of the second element OR, output of the fifth trigger connected to the second input of the sixth element And, the output of which is connected to the third input ohm, reversible counter, the input of setting the conditions start is connected with the second inputs of the first and fifth triggers, with the third input of the second counter / with the fourth input of the fourth counter and with the second inputs of the third and fifth counters, and the output of the counting trigger The output of the device is .. The drawing shows the structure of the proposed device. The device contains a generator of 1 pulses, the first element And 2, a reversible counter 3, the first generator 4; pulses, first trigger. 5, the counting trigger b, the first element OR 7, the second e / gement And 8, the third element And 9, the fourth element And 10, the fifth element And 11, the sixth element And 12, the seventh element And 13, the eighth element And 14, the ninth element And 15, the second element. OR 16, register 17, second pulse shaper 18, memory block 19, second counter 20, third counter 21, third trigger 22, fourth counter 23, fifth counter 24, fourth trigger 25, fifth trigger 26, element 27, the input of the first pulse generator 4 is the device input and connected to the input element HE 27, the first input of the first trigger 5 and the first input of the fourth trigger 25, the output of the first driver 4 pulse is connected to the first input of the first element OR 7, the output of the pulse generator 1 is connected with the entrance of the third trigger 22, ne the primary input of the first element I. 2 and the first input of the seventh element I 13, the output of the element NOT 27 is connected to the input of the second generator 18 of pulses, the output of KOT9ROGO is connected to the second input of the first element OR 7, the output of the first element OR 7 2, the first input of the second counter 20 and the first input of the third counter 21, the output of the first trigger 5 is connected to the fourth input of the first element AND 2 and the first input of the second element And 8. The second input of which is connected to the first output of the third trigger 22, the second input the third element And 9, the first input of the sixth element And 12, the first input of the fourth element And 10 and the third input of the first element And 2, the output of the second element And 8 connected to the second input of the second counter 20, the output of the first element And 2 connected to the first input of block 19 memory, the second input of memory block 19 is connected to the output of the fourth element 10, the second input of which is connected to the output of: the third counter 21, the third input of memory block 19 is connected to the output of the second counter 20, the second input of which is connected to the output of the second element And 8, the fourth inlet memory 19 is connected to the output of the eighth element AND 14, the first input of which is connected to the output of the fifth counter 24, the second input to the second output of the third trigger 22 and the second input of the seventh element 13 and the fifth input of memory 19 is connected to the output the seventh element And 13, the third input of which is connected to you-. the second element OR 16, the input of the counting trigger b and the second input of the reversing counter 3, the output of the memory block 19 is connected to the first input of the reversing counter 3, the third input of the reversing counter 3 is connected to the output of the sixth element 12 element And 15, the output of the ninth element, And 15 is connected to the first input

п того счетчика 24 и вторьли входом второго элемента ИЛИ 16, третий вход четвертого триггера 25 соединен с вторым в1аходом первого триггера 5, выход четвертого триггера 25 соединен с первьам входом третьего элемента И 9, выход которого соединен с первьни входом четвертого счетчика 23, второй вход четвертого счетчика 23 соединен с выходом регистра 17, выход - с входом п того элемента И 11, выход которого соединен с вторым входом четвертого триггера 25, первым входом п того триггера 26 третьим входом четвертого счетчика 23 и первым входом второго элемен та ИЛИ 16, выход п того триггера 26 соединен с вторым входом шестого элемента И 12, вход задани начальных условий соединен с вторым входом первого 5 и п того 26 триггеров, вторым входом третьего счетчика 21, четверТЕлм входом четвертого счетчика 23 и вторым входом п того счетчика 24, а выход счетного триггера 6 вл етс выходом устройства. The second counter 24 and the second input of the second element OR 16, the third input of the fourth trigger 25 is connected to the second input of the first trigger 5, the output of the fourth trigger 25 is connected to the first input of the third element I 9, the output of which is connected to the first input of the fourth counter 23, the second input the fourth counter 23 is connected to the output of the register 17, the output is connected to the input of the fifth element 11, the output of which is connected to the second input of the fourth trigger 25, the first input of the fifth trigger 26, the third input of the fourth counter 23 and the first input of the second ele This OR 16, the output of the first trigger 26 is connected to the second input of the sixth element AND 12, the input of the initial conditions is connected to the second input of the first 5 and fifth 26 triggers, the second input of the third counter 21, the fourth input of the fourth counter 23 and the second input of the second that counter 24, and the output of the counting trigger 6 is the output of the device.

Генератор 1 импульсов генерирует последовательность пр моугольных импульсов , формирователь 4 импульсов по переднему фронту поступающего наThe pulse generator 1 generates a sequence of rectangular pulses, the former of 4 pulses on the leading edge arriving at

него импульса вырабатывает на своем выходе короткий пр моугольный импульс . Второй формирователь 18 импульсов не отличаетс от первого.it produces a short rectangular pulse at its output. The second pulse generator 18 does not differ from the first.

Остальн ые блоки устройства вл ютс типовыми элементами ЭВМ. Первый 5 и п тый 26 триггеры RS-типа, их первые входы - Установка в Ч вторые - Сброс в О, выходы пр мые , второй выход первого триггера 5 инверсный. Вход счетного триггера 6 счетный вход, выход пр мой. Третий триггер 22, также счетный, осуществл ет деление последовательности импульсов(Генерируемых генератором 1 импульсов на два, задава тактовую частоту работы устройства. Его вход счетный, первый выход пр мой, второй выход инверсный. Четвертый триггер 25 D-типа. Первый вход реверсивйого счетчика 3 информационный второй - Разрешение занесени кода , третий - вычитающий, выход инверсный информационный.Второй счетчик 20 суммирующий. Его первый вход Установка нул , второй вход суммирующий , выход информационный. Третий счетчик 21 - счетчик адреса записи . Его первый вход счетный, второй - Устано:9ка начального состо ни , выход информационный. Четвертый счетчик 23 - счетчик длительности задержки.,Его первый вход счетный, второй - информационный, третий - Установка нулевого состо ни , четвертый - Разрешение записи , выход информационный. П тый счетчик 24 - счетчик адреса 65The remaining units of the device are typical computer elements. The first 5 and fifth 26 RS-type triggers, their first inputs - Installation in the second and second - Reset to O, direct outputs, the second output of the first trigger 5 inverse. The input of the counting trigger is 6 counting input, the output is straight. The third trigger 22, also a counting one, divides the pulse sequence (Generated by the pulse generator 1 into two, setting the clock frequency of the device. Its input is counting, the first direct output, the second inverse output. The fourth D-type trigger 25 3 information second - Resolution of entering the code, the third - subtracting, inverse information output. The second counter 20 is the summing. Its first input is Zero, the second input is the summing, the information output. The third counter 21 is the addr counter Recordings. Its first input is counting, the second is Set: 9ka of the initial state, the output is information.The fourth counter 23 is the delay duration counter., Its first input is counting, the second is information, the third is the zero state, the fourth is the write resolution, information output. Fifth counter 24 - address counter 65

считывани . Первый его вход счетный , второй - Установка нулевого состо ни , выход информационный. Первый вход блока 19 пам ти - Разрешение записи , второй - адресный записи, третий - информационный, четвертый - адресный считывани , п тый - Разрешение считывани , выход информационный.readout. Its first input is counting, the second one is setting the zero state, the output is informational. The first input of memory block 19 is the write resolution, the second is address write, the third is informational, the fourth is address read, the fifth is read permission, the output is informational.

Тактова частота устройства в два раза меньше частоты генератора импульсов. При этом на первом полутакте нечетным импульсом генератора 1 через первый элемент И 2 разрешаетс выработка сигнала разрешени записи в пам ть, а через четвертый элемент И 10 происходит ко1да1утаци адреса записи. На втором полутакте четным импульсом генератора 1 через седьмой элемент И 13 разрешаетс выработка сигнала :разрешени считывани из пам ти, а через восьмой элемент И 14 осуществл етс коммутаци адреса считьшани . Этим обеспечиваетс возможност в случае необходимости производить запись и считывание из пам ти в одн такте работы устройства.The clock frequency of the device is half the frequency of the pulse generator. In this case, in the first half-clock, the odd pulse of the generator 1, through the first element I 2, the generation of the write enable signal in the memory is allowed, and through the fourth element I 10, the recording address address is generated. In the second half-clock, the even pulse of the generator 1 through the seventh element And 13 resolves the generation of a signal: read permissions from the memory, and through the eighth element I 14 switches the link address to match. This makes it possible, if necessary, to write and read from the memory in one operation cycle of the device.

Устройство работает следующим образом.The device works as follows.

Перед началом работы на вход задани начальных условий подаетс сигнал начальных условий. При этом в третьем счетчике 21 устанавливаютс во всех разр дах единицы, триггеры первый 5 и п тый 26, а также п тый счетчик 24 устанавливаютс в нулевое состо ние, а в четвертый счетчик 23 заноситс обратный код задержки.Before starting work, the input for setting initial conditions is given a signal of initial conditions. In this case, the third counter 21 is set at all bits of the unit, the first 5 and fifth 26 triggers, and the fifth counter 24 are set to the zero state, and the reverse delay code is entered into the fourth counter 23.

По переднему фронту первого входного импульса на выходе формировател 4 импульсов вырабатываетс короткий импульс, проход щий через первый элемент ИЛИ 7 и устанавливающий нулевое состо ние третьего счетчика 21 (формиру нулевой адрес записи). Через первый элемент И 2 этот импульс не проходит, так как первый трипер 5 до прихода входного .импульса находитс в нулевом состо нии. Первый импульс входной последовательности устанавливает в единицу первый 5 и четвертый 25 тригеры , которые разрешают прохождение тактовых импульсов с выхода третьего триггера 22 соответственно через второй 8 и 9 элементы Через второй элемент И 8 тактовые импульсы проход т на счетный вход второго счетчика 20, подсчитывающего количество поступивших на его вход импульсов. По окончании длительности входного.импульса на выходе второго формиС|Овател 18 импульсов формируетс короткий импульс, который проходит через первый элемент И 2, поступает на первый вход блока пам ти, разреша запись по нулевому адресу записи из второго счетчика кода Т, пропорционального длительности первого импульса входной последовательности. Кроме того, импульс с выхода первого элемента ИЛИ 7 устанавливает нулевое состо ние второго счетчика 20 и уве личивает состо ние третьего счетчика 21 на единицу. Второй счетчик 20 снова подсчитьшает количество поступаюсйих на его вход тактовых 10-|пульсов/формиру кодупропор цнональный длительности первой пау& При поступлении на вход устройства второго импульса первый формировате 4 импульсов формирует короткий импульс , по котр$ рму происходит запись во вторую чейку пам ти из вто рого сч етчика 20 кода Т,,., пропорционального длительности первой. паузы, состо ние тЕ етьего счетчика 21 устанавливаетс на единицу, в торой счетчик 20 сбрасываетс в ноль. Далее второй счетчик 20 подсчитывае длительность второго/ ймпульра входной последовательности.. При достижении третью счетчиком 21 его максимального значени Сформированный во втором счетчике 2 код длительности К-Ой паузы записываетс в М-ую чейку блока 19 пам т M-2N-1), затем в третьем Счетчике . 21 устанавливаетс нулевое состойние по переднему фронту следуюmefo N+1-го входного импульса. Таким образом, в результате первого цикла работы устройства в чейках пам тн с HOH paMii 0,1,2,3,-. . .М-1,М хран тс коды длительности входных импульсов и пауз меаду. ними Т., Т„,..,Т,:,Т Далее про-, цесс циклически повтор етс и в че ку пам ти занос тс первые значени ;5дительностей 1 пульсов и пауз. При достиз1сении четвертым счетчик 23 его максимального значени (окон чайи отработки заданной задержки) .на .выходе п того элемента И 11 выграбатываетС .импульс, сбра.сываюсдий четвертый триггер 25 в ноль и уста навливакхдий единичное состо ние п тЬгб триггера 26, который разрешает прохождение тактовых:импульсов через шестой элемент И. 12 на вход ре версивного счетчика 3, этот же импульс с выхода пч:того элемента-И 1 Проходит черёэ второй элемент ИЛИ открывает по третьему входу седьмой элемент И 13, через который про ходит четный импульс с ;генератора импу ль срв, ко торый поступае т на в хо блока 19 пам ти как сигнал разреше ни считывани , в результате чего происходит считывание содержимого нулевой чейки пам ти (по адресу у тановленному в п том счетчике 24). Сигнал с выхода второго элемента или 16 устанавливает также счетный триггер б в единичное состо ние, заносит считанный из пам ти код в реверсивный счетчик 3 и увеличивает состо ни п того счетчика 24 на единицу . Тактовые импульсы, поступающие на третий вход реверсивного счетчика; 3 с выхода шестого элемента И 12, производ т вычитание единиц из счетчика 3 до тех пор, пока в счетчике не установитс нулевое состо ние (единицы на инверсном информационном выходе), по которому на выходе дев того элемента И 15, формируетс сигнал, который, поступа через втог рой элемент ИЛИ 16 на счетный вход второго счетного триггера 6, сбрасывает его в ноль, производит считывание кода из блока 19 пам ти по адресу , установленному ранее в п том счетчике 24, заносит считанный из блока пам ти код в реверсивный счетчик 3, а также увеличивает состо ние. П того счетчика 24 на единицу. Далее процесс протекает аналогично описанному до нового обнулени реверсивного счетчика 3 после чего счетный триггер.6 оп ть устанавливаетс в единичное состо ние;.. Так как в реверсивный счетчик занос тс последовательно коды Т и Tj, а вычитание производитс с той же так- . ТОБОЙ частотой, что и сложение во втором счетчике 20, то второй. (cHe/r|йый ) триггер 6 находитс в состо нии единицы в течение времени, равного , и в состо нии нул в т.е- чение Т,.,, и, таким образом, в результате последовательного считывани всех чеек ПЗ.МЯТИ на выходе . ; устройства формируетс сдвинута последовательность импульсов и пауз, длительности .которых определ ютс как Tf,, Т,, Т„2 N nN--l N-i Т.Д., так как процесс считывани циклически повтор етс Задержка последовательности импульсов может регулироватьс в широком диапазоне от длительности первого импульса входной последователь2A-2 /F , где А ности .До количество чеек блока пам ти, N - разр дность чеек пам ти, F - частота генератора импульсов Введение новых блоков и св зей в предлагаемо устройстве привело к расширению функциональных возможностей за счет: во-первых, возможности залер кивать с воспроизведением длительности импульсов и пауз последовательности импульсов со случайньми длительност ми и паузами причем количество импульсов в последов артель нос т и не ограничено; во-вторых, возможности регулировани задержки в широких пределах, а такт, же к сокращению объема обррудовани за счет использовани блока пам ти.On the leading edge of the first input pulse at the output of the pulse generator 4, a short pulse is generated, passing through the first element OR 7 and setting the zero state of the third counter 21 (forming the zero write address). This pulse does not pass through the first element of AND 2, since the first tripper 5, before the arrival of the input pulse, is in the zero state. The first impulse of the input sequence sets in unit the first 5 and fourth 25 triggers that allow the passage of clock pulses from the output of the third trigger 22, respectively, through the second 8 and 9 elements. Through the second element And 8, the clock pulses pass to the counting input of the second counter 20, counting the number of incoming at its input pulses. At the end of the duration of the input pulse, a short pulse is generated at the output of the second forma | Nautel 18 pulse, which passes through the first element I 2 and is fed to the first input of the memory block, allowing recording at the zero address of the record from the second counter of the code T proportional to the duration of the first pulse input sequence. In addition, the pulse from the output of the first element OR 7 sets the zero state of the second counter 20 and increases the state of the third counter 21 by one. The second counter 20 again calculates the number of clock pulses to its input, clock 10- | pulses / form the coduction factor of the duration of the first power & When a second pulse arrives at the input of the device, the first pulse forms a short pulse, for which the recording of the T code code proportional to the first one to the second memory cell 20 from the second counter 20 is performed. pauses, the state of the counter 21 is set to one, in the second the counter 20 is reset to zero. Next, the second counter 20 counts the duration of the second / impulse input sequence. When the third counter 21 reaches its maximum value, the K-Pause length code generated in the second counter 2 is written into the M-th cell of memory block 19 M-2N-1), then in the third Counter. 21 is set to zero equal to the leading edge of the next N + 1 input pulse. Thus, as a result of the first cycle of operation of the device in memory cells with HOH paMii 0,1,2,3, -. . M-1, M are stored codes for the duration of the input pulses and pauses of the media. They are T., T ", .., T,:, T. Then, the pro- cess repeats cyclically and the first values are entered in the memory memory; 5 times 1 pulses and pauses. When the fourth counter reaches 23, its maximum value (windows and testing the specified delay). At the output of the fifth element, And 11, the pulse of the pulse, the reset of the fourth trigger 25 to zero and the trigger state of the trigger switch 26, which permits the passage of clock: pulses through the sixth element I. 12 to the input of the reversible counter 3, the same impulse from the output of the pch: that element-I 1 The second element OR passes through the third input to the seventh element I 13, through which the even pulse passes from; ge The pulse is written to the memory unit 19 as a read enable signal, which results in the reading of the contents of the zero memory cell (at the address set in the fifth counter 24). The signal from the output of the second element or 16 also sets the counting trigger b in one state, writes the code read from the memory into the reversible counter 3 and increases the state of the fifth counter 24 by one. Clock pulses supplied to the third input of the reversible counter; 3 from the output of the sixth element 12, the units are subtracted from the counter 3 until the zero state (the units on the inverse information output) is established in the counter, through which the output is generated at the output of the ninth element 15, entering through the second element OR 16 to the counting input of the second counting trigger 6, resets it to zero, reads the code from memory block 19 at the address set earlier in the fifth counter 24, writes the code read from the memory block into the reversible counter 3 and also increases the state the P of that counter 24 per unit. The process then proceeds as described before the resetting of the reversing counter 3, after which the counting trigger 6 is once again set to one. As the T and Tj codes are entered in the reversible counter, and the subtraction is performed from the same way. You have the frequency as the addition in the second counter 20, then the second. (cHe / r | th) trigger 6 is in a state of unity for a time equal and in a state of zero in T., T., and, therefore, as a result of sequential reading of all PZ.METI cells at the exit . ; devices are formed by a shifted sequence of pulses and pauses, the duration of which is defined as Tf, T ,, T, 2 N nN - l Ni, ETC, since the reading process is cyclically repeated. The delay of a sequence of pulses can be adjusted over a wide range from the duration of the first pulse of the input sequence 2A-2 / F, where A is the number. Up to the number of cells of the memory block, N is the width of the memory cells, F is the frequency of the pulse generator. The introduction of new blocks and connections in the proposed device led to the expansion of functional capabilities This is due to: firstly, the possibility of backing out with the reproduction of the duration of pulses and pauses of a sequence of pulses with random durations and pauses, the number of pulses per sequence being worn and not limited; secondly, the possibility of controlling the delay over a wide range, and the tact, to reducing the amount of equipment due to the use of a memory block.

Claims

'' PULSE DELAY DEVICE, containing nine AND elements, a pulse generator whose output is connected to the first input of the first AND element, a reversible counter, a pulse shaper whose input is the input of the device, the first trigger, a counting trigger, two OR elements, the input of the first with the output of the pulse shaper, a register characterized in that, in order to expand the functionality and reduce the amount of equipment, a second pulse shaper, a memory unit, four counters, three t Igger, element NOT, wherein the input of the first pulse shaper is connected to the input of the element NOT, the first input of the first trigger, is nervous by the input of the fourth trigger, the output of the element is NOT connected to the input of the second pulse shaper, the output of which is connected to the second input of the first OR element, the output of the first element OR connected to the second input of the first element And, the first input of the second counter and the first input of the third counter, the first output of the first trigger is connected to the first input of the second element And and the fourth input of the first element The second output of the first flip-flop is coupled to a third input of the fourth flip-flop, a second input of the second AND gate connected to the first output of the third flip-flop, a second input ¹ 'of the third AND gate, pervm input of the sixth AND gate, a first input of the fourth AND gate and the third input of the first AND gate, the output of the pulse generator is connected to the input of the third trigger and the first input of the seventh element And the output of the second element And is connected to the second input of the second counter, the output of the first element And is connected to the first input of the block. memory, the second input of the memory unit is connected to the output of the fourth element And, the second input of which is connected to the output of the third counter, the third input of the memory unit is connected to the output of the second counter, the fourth input of the memory unit is connected to the output of the eighth element And, the first input of which is connected to the output the fifth counter, the second input - from the second output of the third trigger and the second input of the seventh element And, the fifth input of the memory unit is connected to the output of the seventh element And, the third input of which is connected to the output of the second OR element, the input of the counting of the trigger and the second input of the reversible counter, the output of the memory unit is connected to the first input of the reversible counter.

whose output is connected to the input of the ninth AND element, the output of the ninth AND element is connected to the first input of the fifth counter and the second input of the second OR element, the fourth trigger output is connected to the first input of the third AND element, the output of which is connected to the first input of the fourth counter, the second input of which is connected with the output of the register, and the output with the input of the fifth element And, the output of the fifth element And is connected to the second input of the fourth trigger, the third input of the fourth counter, the first input of the fifth trigger and the first input of the second electronic OR, the output of the fifth trigger is connected to the second Input of the sixth element AND, the output of which is connected to the third input of the reverse counter, the input of the initial conditions is connected to the second inputs of the first and fifth triggers, with the third input of the second counter, with the fourth input of the fourth counter with the second inputs of the third and fifth counters, and the output of the counting trigger is the output of the device.