SU1317642A1 - Frequency multiplier - Google Patents
Frequency multiplier Download PDFInfo
- Publication number
- SU1317642A1 SU1317642A1 SU854013381A SU4013381A SU1317642A1 SU 1317642 A1 SU1317642 A1 SU 1317642A1 SU 854013381 A SU854013381 A SU 854013381A SU 4013381 A SU4013381 A SU 4013381A SU 1317642 A1 SU1317642 A1 SU 1317642A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- adder
- pulse
- block
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
Изобретение относитс к радиотехнике и св зи. Цель изобретени - повышение точности умножени частоты. Bx.f Умножитель частоты содержит блок синхронизации 1, формирователи 2 и 13 импульсов, опорный г-р 3, счетчик 4, регистры 5 и 6 пам ти, блоки ключей 7 и 8, сумматоры 9 и 10, блок набора 11 коэф. умножени и .эл-т ИЛИ-НЕ 12, В результате работы регистра 6 и сумматоров 9 и 10 в режиме накапливающего сумматора в данном устройстве осуществл етс изменение начального значени суммы чисел на величину остатка от предьщущего накоплени , что необходимо дл более точного формировани выходного сигнала. Цель достигаетс введением блока синхронизации 1, блоков ключей 7 и 8, сумматоров 9 и 10, блока набора 11 и зл-та 12. 2 Ш1. 0U2.fThe invention relates to radio engineering and communications. The purpose of the invention is to improve the accuracy of frequency multiplication. Bx.f Frequency multiplier contains synchronization block 1, shapers 2 and 13 pulses, reference gr-3, counter 4, registers 5 and 6 of memory, blocks of keys 7 and 8, adders 9 and 10, set block 11 coefficients. multiplying and .el-ti OR-NOT 12. As a result of the operation of register 6 and adders 9 and 10 in the accumulating adder mode, this device changes the initial value of the sum of numbers by the amount of the previous accumulation, which is necessary for more accurate generation of the output signal . The goal is achieved by the introduction of synchronization block 1, key blocks 7 and 8, adders 9 and 10, dialing block 11 and zl-ta 12. 2 Ш1. 0U2.f
Description
Изобретение относитс к радиотехнике и св зи и может быть использовано дл измерени фазовых характерйстик сигналов.The invention relates to radio engineering and communications and can be used to measure the phase characteristics of signals.
Цель изобретени - повьшение точности умножени частоты.The purpose of the invention is to increase the frequency multiplication accuracy.
На фиг. Т представлена функциональна схема умножител частоты, а на фиг. 2 - временные диаграммы, по сн ющие его работу,FIG. T is a functional diagram of a frequency multiplier, and FIG. 2 - time diagrams that show his work,
Умножитель частоты содержит блок 1 синхронизации, первый формирователь 2 импульсов, опорный генератор 3, счетчик 4, первый 5 и второй 6 регистры пам ти, первый 7 и второй 8 блоки ключей, первый 9 и второй 10 сумматоры, блок 11 набора коэффициентов умножени , элемент ИЛИ-НЕ 12 и второй формирователь 13 импульсов,The frequency multiplier contains the synchronization unit 1, the first driver 2 pulses, the reference generator 3, the counter 4, the first 5 and second 6 memory registers, the first 7 and second 8 blocks of keys, the first 9 and second 10 adders, block 11 of the set of multipliers, element OR NOT 12 and the second driver 13 pulses,
Умножитель частоты работает следующим образом.The frequency multiplier works as follows.
На первый вход блока 1 синхронизации поступает входной сигнал в виде периодической последовательности импульсов (фиг. 2а). При поступлении очередного импульса входного сигнала (на первом выходе блока синхронизации формируетс управл ющий импульс (фиг. 2в), длительность которого равна 1,5 периода следовани импульсов с выхода опорного генератора 3 (фиг. 26). На втором выходе блока 1 синхронизации формируетс последовательность коротких импульсов (фиг. 2г) Первый формирователь 2 по фронту управл ющего импульса (фиг. 2в) формирует (на первом входе) первый импульс (фиг. 2д) и с некоторой задержкой (на втором выходе) второй импульс (фиг, 2е), который устанавливает счетчик 4 в ноль. Результат измерени предыдущего периода входного сигнала в виде двоичного кода числа - N (с выхода счетчика 4) по первому импульсу (с выхода первого формировател 2) переписываетс в первьй регистр 5. Одновременно второй регистр 6 устанавливаетс в ноль и на выходе второго формировател 13 по вл етс импульс (фиг. 2л) выходного сигнала. Управл ющий импульс (фиг. 2в) закрывает первый блок ключей 7 и поступает на первый вход элемента ШШ-НЕ 12, с выхода которого инвертированный управл ющий импульс (фиг. 2ж) открьшает второй блок 8 ключей. Двоичный код числа - N через второй блок 8 ключей и второй сумматор 10 поступает на информационньй вход второго регистра 6 и записываетс в него с приходом очередного импульса на вход записи (фиг. 2г). На выходе первого сумматора 9 устанавливаетс двоичный код числа - N (фиг. 2и). По срезу управл ющего импульса первый блок 7 ключей открываетс , а второй блок 8 ключей закрываетс . Двоичный код числа К (где К - коэффициент умножени умножител частоты) с выхода блока 11 поступает на первьй вход первого сумматора 9, на выходе которого устанавливаетс двоичный код числа - N+K. Совместно блоки 6,9 иThe first input of the synchronization unit 1 receives the input signal in the form of a periodic sequence of pulses (Fig. 2a). Upon receipt of the next input signal pulse (a control pulse is formed at the first output of the synchronization unit (Fig. 2c), the duration of which is 1.5 pulses from the output of the reference generator 3 (Fig. 26). At the second output of the synchronization unit 1 a sequence is formed short pulses (Fig. 2d). The first driver 2 on the front of the control pulse (Fig. 2c) forms (at the first input) the first pulse (Fig. 2e) and with some delay (at the second output) the second pulse (Fig. 2e), which sets counters 4 to zero. The measurement result of the previous period of the input signal in the form of a binary code of the number - N (from the output of counter 4) on the first pulse (from the output of the first generator 2) is rewritten into the first register 5. At the same time, the second register 6 is set to zero and at the output of the second the driver 13 generates a pulse (fig. 2l) of the output signal. The control pulse (fig. 2c) closes the first block of keys 7 and enters the first input of the W-NOT 12 element, from whose output the inverted control pulse (fig. 2g) opens the second key block 8. The binary code of the number - N through the second key block 8 and the second adder 10 is fed to the information input of the second register 6 and is written to it with the arrival of the next pulse to the record input (Fig. 2d). At the output of the first adder 9, a binary code of a number, N, is set (FIG. 2i). By a cut of the control pulse, the first key block 7 is opened, and the second key block 8 is closed. The binary code of the number K (where K is the multiplier of the frequency multiplier) from the output of block 11 is fed to the first input of the first adder 9, the output of which is set to the binary code of the number - N + K. Together blocks 6.9 and
10 работают как накапливающий сумматор до по влени на выходе переноса первого сумматора 9 сигнала 1, который поступает на второй вход элемента ИЛИ-НЕ 12 и второй.вход второго формировател 13. На выходе второго формировател 13 по вл етс очередной импульс выходного сигнала (фиг. 2 ), второй блок ключей 5 открываетс и двоичный код числа - К10 work as an accumulating adder until a transfer occurs at the output of the first adder 9 of signal 1, which is fed to the second input of the OR-NOT 12 element and the second input of the second driver 13. At the output of the second driver 13, another output pulse appears (FIG. 2), the second key block 5 is opened and the binary code of the number - K
поступает на второй вход второго сумматора 10. После записи суммы - N+K во второй регистр 6 на выходе переноса первого сумматора 9 устанавливаетс О и второй блок 8 ключей закрываетс . Снова блоки 6,9 и 10 работают в режиме накапливающего сумматора, но начальное значение суммы измен етс на величину остатка от предьщуще- го накоплени , что необходимо дл точного формировани выходного сигнала. Одновременно производитс измерение текущего периода входного сигнала с помощью опорного генератора 3 и счетчика 4.arrives at the second input of the second adder 10. After recording the sum N + K in the second register 6, the transfer output of the first adder 9 is set to O and the second key block 8 is closed. Again, blocks 6.9 and 10 operate in a cumulative adder mode, but the initial value of the sum changes by the amount of the previous accumulation, which is necessary for accurate generation of the output signal. At the same time, the current period of the input signal is measured using reference oscillator 3 and counter 4.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU854013381A SU1317642A1 (en) | 1985-12-12 | 1985-12-12 | Frequency multiplier |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU854013381A SU1317642A1 (en) | 1985-12-12 | 1985-12-12 | Frequency multiplier |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1317642A1 true SU1317642A1 (en) | 1987-06-15 |
Family
ID=21218348
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU854013381A SU1317642A1 (en) | 1985-12-12 | 1985-12-12 | Frequency multiplier |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1317642A1 (en) |
-
1985
- 1985-12-12 SU SU854013381A patent/SU1317642A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 966848, кл. Н 03 В 19/00, 1981. Авторское свидетельство СССР № 1018190, кл. Н 03 В 19/10, 1982. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1317642A1 (en) | Frequency multiplier | |
SU1413643A1 (en) | Correlator time delay discriminator | |
SU690608A1 (en) | Frequency multiplier | |
SU1019611A1 (en) | Pulse delay device | |
SU1238194A1 (en) | Frequency multiplier | |
SU788026A1 (en) | Digital phase meter for measuring phase shift mean value | |
SU1401480A1 (en) | Multichannel digital interpolation filter | |
SU961150A1 (en) | Pulse recurrence rate amplifier | |
SU1095089A1 (en) | Digital frequency meter | |
SU1320822A1 (en) | Device for measuring probability characteristics of random signal phase | |
SU1327087A1 (en) | Information input device | |
SU687407A1 (en) | Digital frequency gauge | |
SU1718373A1 (en) | Delay unit | |
SU1413590A2 (en) | Device for time scale correction | |
SU1277351A1 (en) | Pulse repetition frequency multiplier | |
SU1300463A1 (en) | Device for representing polynominals | |
SU1420648A1 (en) | Shaper of pulse trains | |
SU542338A1 (en) | Periodic pulse frequency multiplier | |
SU1453348A1 (en) | Device for starting pulsating non-explosive sources of seismic oscillations | |
SU1059559A1 (en) | Device for implementing input of information from discrete-type transduers | |
SU1231595A1 (en) | Digital multiplier of frequency of periodic signals | |
SU928353A1 (en) | Digital frequency multiplier | |
SU1277101A1 (en) | Device for reproducing quadric dependency | |
SU1029403A1 (en) | Multichannel pulse generator | |
SU373647A1 (en) | Biblically ^ |