SU896621A1 - Microprogramme-control device - Google Patents
Microprogramme-control device Download PDFInfo
- Publication number
- SU896621A1 SU896621A1 SU802915890A SU2915890A SU896621A1 SU 896621 A1 SU896621 A1 SU 896621A1 SU 802915890 A SU802915890 A SU 802915890A SU 2915890 A SU2915890 A SU 2915890A SU 896621 A1 SU896621 A1 SU 896621A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- register
- address
- counter
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
1one
Изобретение относитс к цифровой вычислительной технике и может быть использовано в качестве микропрограммного устройства управлени ЭВМ.The invention relates to digital computing and can be used as a microprogrammed computer control device.
Известно устройство микропрограммного управлени , содержащее запоминающие блоки дл хранени адресов микрокоманд и их операционных частей, адресный и буферный регистры,регистр логических условий., дешифраторы,счетчики адресов и микрокоманд, элементы И, НЕ, элементы за держки и генератор тактовых импульсов Г Недостатком указанного устройства вл етс низка экономичность,обусловленна избыточностью третьего запоминающего блока, где записаны операционные -части всех микрокоманд микропрограммы.A firmware control device containing memory blocks for storing addresses of microinstructions and their operational parts, address and buffer registers, a register of logical conditions., Decoders, address counters and microinstructions, AND elements, NOT, support elements and a clock pulse generator G are known is low efficiency due to the redundancy of the third storage unit, where the operating are recorded - parts of all microprogram microcommands.
Наиболее близким к предлагаемому по технической сущности и достигаемому положительному эффекту вл етс устройство микропрограммного управлени , содержащее регистр логических условий, выход которого соединен с первым входом первого блока элементов И, выход которого соединен со входом логических условий буферного регистра, выход которого соединен с первым входом второго блока элементов и, выход которого соединен с информационным входом первого регистра адреса, вход кода операции которого вл етс входом кода операции устройства , выход первого регистра адреса соединен с информационным входом первого дешифратора, выход которого соединен со входом первого запоминающего блока, первый адресный The closest to the proposed technical essence and the achieved positive effect is a firmware control device containing a register of logical conditions, the output of which is connected to the first input of the first block of elements And, the output of which is connected to the input of logical conditions of the buffer register, the output of which is connected to the first input of the second a block of elements and whose output is connected to the information input of the first address register, the input of the operation code of which is the input of the operation code of the device, the output of the first register of the address is connected to the information input of the first decoder, the output of which is connected to the input of the first storage unit, the first address
10 выход первого запоминающего блока соединен с ащресным входом буферного регистра, второй адресный выход со входом шифратора, выход логических условий - с информационным входом регистра логических условий, а выход сброса - со входом установки в нуль первого регистра адреса,второй вход первого блока элементов И соединен со входом логических усло20 вий устройства, второй вход второго блока элементов И соединен с выходом первого элемента И, первый вход которого через первый и второй элементы задержки соединен с первым 10 the output of the first storage unit is connected to the direct input of the buffer register, the second address output with the input of the encoder, the output of logical conditions with the information input of the register of logical conditions, and the reset output with the input of setting the first address register to zero, the second input of the first block of AND elements connected with the input of the logical conditions of the device, the second input of the second block of elements And is connected to the output of the first element And, the first input of which through the first and second delay elements is connected to the first
25 выходом генератора тактовых импульCQB , второй вход первого элемента И соединен с выходом третьего элемента И, с первым входом четвертого элемента И, и через первый элемент25 output of the clock pulse pulse QQB, the second input of the first element And is connected to the output of the third element And, to the first input of the fourth element And, and through the first element
30 НЕ с первым входом второго элемента 30 NOT with the first input of the second element
И, второй вход которого соединен с первым входом генератора тактовых импульсов, выход второго элемента И соединен со входом установки в нуль второго регистра адреса и входом запуска второго дешифратора,группа входов .третьего элемента И соединена с группой выходов счетчика микрокоманд , первый вход которого соединен с первым выходом шифратора,второй выход которого соединен с информационным входом счетчика адреса , вход установки в нуль которого соединен со входами установки в нуль регистра логических условий, буферного регистра, входом запуска первого дешифратора и выходом четвертого элемента И, а выход счетчика адреса - с информационным входом второго дешифратора, выход которого соединен со входом второго запоминающего блока, выход которого соединен с информационным входом второго регистра адреса, первый разр дный выход которого соединен с информационным входом третьего дешифратора , вход запуска .которого соединен с выходом первого элемента задержки , а выход третьего дешифратора соединен со входом, третьего запоминающего блока, первый выход которого соединен со счетным входом счетчика адреса и вторы , входом счетчика микрокоманд 2 1.And, the second input of which is connected to the first input of the clock generator, the output of the second element I is connected to the input of setting the second address register to zero and the start input of the second decoder, the group of inputs of the third element I is connected to the group of outputs of the microinstruction counter, the first input of which is connected to the first output of the encoder, the second output of which is connected to the information input of the address counter, the input of the zero setting of which is connected to the inputs of setting the zero of the register of logical conditions, the buffer register, the start of the first decoder and the output of the fourth element I, and the output of the address counter to the information input of the second decoder, the output of which is connected to the input of the second storage unit, the output of which is connected to the information input of the second address register, the first bit output of which is connected to the third information input decoder, start input. Which is connected to the output of the first delay element, and the output of the third decoder is connected to the input of the third storage unit, the first output of which is Inonii with counting input address counter and a second counter input microinstructions February 1.
Недостатком указанного устройства вл етс его низка экономичность, обусловленна большой избыточностью третьего запоминающего блока.The disadvantage of this device is its low efficiency, due to the large redundancy of the third storage unit.
Цель изобретени - повышение экономичности устройства микропрограммного управлени .The purpose of the invention is to increase the efficiency of the firmware control device.
Указанна цель достигаетс тем, что устройство дополнительно содержит счетчик импульсов, регистр сдвига , элемент И-НЕ и третий блок элементов И,причем информационный вход счетчика импульсов соединен со вторым разр дным выходом регистра адреса , счетный вход счетчика импульсов - с выходом п того э хемента И и первым входом шестого элемента И,первый вход п того элемента И соединен с единичным выходом триггера управлени , а второй вход - со вторым выходом генератора тактовых .импульсов, единичный вход триггера управлени соединен с выходом второго элемента задержки, а нулевой вход - через пторой элемент НЕ соединен со вторым входом шестого элемента И и выходом элемента И-НЕ, группа входов которого соединена с группой выходов счетчика импульсов,, выход шестого элемента И соединен с первым входом регистра сдвига, второй вход которого Соединен с выходом первого элемента задержки третий, вход - с первым выходом третьего запоминающего блока, а выход - с первым входом третьегоThis goal is achieved by the fact that the device additionally contains a pulse counter, a shift register, an NAND element and a third block of AND elements, the information input of the pulse counter is connected to the second bit output of the address register, the counting input of the pulse counter And the first input of the sixth element And, the first input of the fifth element And is connected to the unit output of the control trigger, and the second input to the second output of the clock generator, the unit input of the control trigger is connected to the output the house of the second delay element, and the zero input through the second element is NOT connected to the second input of the sixth AND element and the output of the NAND element, whose input group is connected to the output group of the pulse counter, the output of the sixth AND element, is connected to the first input of the shift register, the second the input of which is connected to the output of the first delay element is the third, the input to the first output of the third storage unit, and the output to the first input of the third
блока элементов И, второй вход которого соединен с нулевым выходом триггера управлени , выход третьего блока элементов И вл етс выходом устройства.the block of elements And, the second input of which is connected to the zero output of the control trigger, the output of the third block of elements And is the output of the device.
Предлагаемое устройство обеспечивает повышение экономичности за счет записи в третий запоминающий блок только базовых операционных микрокоманд и формировани полного множества операционных микрокоманд путем циклического сдвига соответствующих базовых операционных микрокоманд на заданное количество разр дов .The proposed device provides an increase in efficiency by recording only the basic operating micro-instructions in the third storage block and forming the full set of operating micro-operations by cyclically shifting the corresponding basic operating micro-instructions by a specified number of bits.
На чертеже представлена функциональна схема устройства микропрограммного управлени .The drawing shows a functional diagram of the firmware control device.
Устройство содержит первый регистр 1 адреса, первый дешифратор 2, первый запоминающий блок 3, регистр 4 логических условий, первый блок 5 элементов И, буферный регистр 6, второй блок 7 элементов И, шифратор 8, счетчик 9 микрокоманд, третий элемент И 10, первый элемент И 11, первый элемент 12 задержки , второй элемент 13 задержки, четвертый элемент И 14, триггер 15 управлени , п тый элемент И 16, счетчик 17 импульсов, элемент И-НЕ 18, шестой элемент И 19, регистр 20 сдвига , третий блок 21 элементов И, второй элемент НЕ 22, генератор 23 тактовых импульсов, первый элемент Н 24, второй элемент И 25, счетчик 26 адреса, второй дешифратор 27, второй запоминающий блок 28, второй регистр 29 адреса, третий дешифратор 30, третий.запоминающий блок 31,вход 32 кода операции, вход 33 логически условий, выход 34 устройства.The device contains the first register 1 address, the first decoder 2, the first storage unit 3, the register 4 logical conditions, the first block 5 elements And, the buffer register 6, the second block 7 elements And, the encoder 8, the counter 9 microinstruction, the third element And 10, the first element 11, first delay element 12, second delay element 13, fourth element 14, trigger control 15, fifth element 16, pulse counter 17, AND-NE 18, sixth element 19, shift register 20, third block 21 elements And, the second element is NOT 22, generator of 23 clock pulses, first element Ent H 24, the second element And 25, the address counter 26, the second decoder 27, the second storage unit 28, the second address register 29, the third decoder 30, the third. storage unit 31, the operation code input 32, the input 33 of logical conditions, the device output 34 .
Считывание операционной микрокоманды с выхода устройства микропрограммного управлени осуществл етс в два цикла.Reading the operating microcommand from the output of the firmware control device is carried out in two cycles.
Первый цикл начинаетс считыванием информации из первого запоминающего блока 3: выхода кода адреса первой Микрокоманды очередной микрокоманды , кода адреса первой микрокоманды текущей последовательности, кода провер емых логических условий.Заканчиваетс первый цикл работы считыванием информации из третьего запоминающего блока 31 с первого выхода базовой операционной микрокоманды.The first cycle starts by reading information from the first storage unit 3: output of the address code of the first Microcommand of the next microcommand, address code of the first microcommand of the current sequence, code of verified logical conditions. The first cycle of operation ends by reading the information from the third storage unit 31 from the first output of the base operating microcommand.
В счетчике 9 микрокоманд после считывани адреса первой микрокоманды текущей последовательности записываетс код числа микрокоманд,вход щих в последовательность. В процессе работы устройства микропрограммного управлени нулевое состо ние счетчика 9 микрокоманд вл етс признаком выполнени текущей последовательности микрокоманд.After reading the address of the first microcommand of the current sequence, microcode 9 counts the code of the number of microcommands included in the sequence. During the operation of the firmware control device, the zero state of the micro-command counter 9 is an indication that the current micro-command sequence has been completed.
Содержание счетчика 9 микрокоманд измен етс в процессе реализации последовательности уменьшением на еди ницу сигналами со второго выхода третьего запоминающего блока 31 каж дый раз после считывани из него ба зовой операционной микрокоманды. Считывание .базовых операционных микрокоманд из третьего запоминающе го блока 31 осуществл етс тактовым импульсами низкой частоты с первого выхода генератора 23 тактовых импул сов. Счетчик 26 адреса предназначен д формировани адресов очередных микр команд путем изменени его содержимого .увеличением на единицу. Формирование адреса очередной микрокоманды происходит вс кий раз после считывани базовой операционной микрокоманды из третьего запо.минающего блока 31. «Ьормат микрокоманды второго запо минающего блока 28 разбит на дв-а пол : в первом поле записываетс ад рес базовой операционной микрокоманды , во втором поле - количество импульров сдвига, необходимых дл формировани операционной микрокоманды . Второй регистр 29 адреса имеет два выхода в соответствии с назначением каждого пол второго запоминаю щего блока 28. В третьем запоминающем блоке 31 записываютс все базовые операционные микрокоманды, необходимые дл формировани операционных микрокоманд , вход щих в.микропрограмму. Считыванием базовой операционной микрокоманды с первого выхода третьего запоминаюидего блока 31 и записью ее в регистр 20 сдвига заканчиваетс первый и начинаетс второй цикл устройства микропрограммного управлени В течение второго цикла работы устройства микропрограммного управлени происходит уменьшение содержимого счетчика 17 импульсов на единицу по каждому тактовому импульсу высокой частоты со второго выхода генератора 2 3 тактовых импульсов. В регистре 20 сдвига происходит формирование операционной микрокоманды. Нулевое состо ние счетчика 17 импульсов вл етс признаком окончани формировани операционной гликрокоман ды из базовой путем ее циклического сдвига и разрешает считывегние сформи рованной операционной микрокоманды из регистра 20 сдвига. Считыванием информации из регистр . 20 сдвига управл ет триггер 15 управлени .. Устройство работает следующим образом . Б исходном состо нии все элементы наход тс в нулевом состо нии. Код (номер) операции поступает че рез вход 32 в регистр 1 гшреса и задает адрес соответствующей чейки пам ти в первом запоминающем блоке 3. Генератор 23 тактовых импульсов с первого выхода через элемент 13 задержки при наличии разрешающего сигнала с выхода третьего элемента И 10 производит установку в нуль счетчика 26 адреса, буферного регистра и регистра 4 логических условий и осуществл ет запуск первого дешифратора 2. По сигналу с первого дешифратора 2 из соответствующей чейки пам ти первого запоминающего блока 3 происходит считывание кода первой микрокоманды очередной линейной последовательности , кода провер емых логических условий и кода адреса первой микрокоманды текущей линейной последовательности , а также происходит обнуление регистра 1 адреса по сигналу с выхода первого запоминающего блока 3. Сигнал с выхода генератора 23 тактовых импульсов через элемент 12 задержки при наличии разрешающего сигнала с выхода счетчика 9 микрокоманд , соответствующего нулевому его состо нию, поступает на второй вход второго блока 7 элементов И и производит запись кода номера следующей линейной последовательности в регистр 1 адреса с выхода буферного регистра 6. После считывани адресной части микрокоманды и записи в счетчик 9 микрокоманд кода числа микрокоманд содержимое счетчика отлично от нул . Сигнал на выходе третьего элемента И 10 принимает нулевое значение и через первый элемент -НЕ 24 открывает второй элемент И 23. Этим же сигналом с выхода элемента 12 задержки происходит установка в 1 триггера 15 управлени , который своим единичным выходом открывает п тый элемент И 16. Сигналом с первого выхода генератора 23 тактовых импульсов через открытый второй элемент И 25 происходит обнуление регистра 29 адреса и запуск второго дешифратора 27. По сигналу с выхода второго дешифратора 27 из второго запоминающего блока 21 происходит считывание информации из соответствующей чейки и запись содержимого в регистр 29 адреса. Код номера базовой операционной микрокоманды с первого выхода регистра 29 поступает на первый вход третьего дешифратора 30. Со второго выхода регистра 29 в счетчик 17 импульсов записываетс информаци о количестве сдвигов, необходимых дл формировани соответствующей операционной микрокоманды. При этом содержимое счетчу1ка 17 отлично от нул . .The contents of the micro-command counter 9 are changed in the process of implementing the sequence by decreasing by one the signals from the second output of the third storage unit 31 each time after reading the base operating micro-command from it. Reading the base operating microcommands from the third storage unit 31 is performed with low-frequency clock pulses from the first output of the generator 23 clock pulses. The address counter 26 is intended to form addresses of the next mic commands by changing its contents by incrementing by one. The address of the next microcommand is formed every time after reading the basic operating microcommand from the third blocking unit 31. The format of the microcommand of the second recording unit 28 is split into two fields: the first field records the address of the base operational microcommand, in the second field - the number of shift pulses needed to form an operating microcommand. The second address register 29 has two outputs in accordance with the assignment of each field of the second storage unit 28. In the third storage unit 31, all the basic operational microcommands necessary for the formation of the operational microcommands included in the microprogram are recorded. Reading the base operating microcommand from the first output of the third memory of unit 31 and writing it to the shift register 20 ends the first and begins the second cycle of the firmware control device. During the second cycle of the firmware control device, the content of the pulse counter 17 decreases by one for each high frequency clock from second generator output 2 3 clock pulses. In the register 20 shift occurs the formation of the operating microcommand. The zero state of the pulse counter 17 is a sign of the end of the formation of an operational glycocomand from the base through its cyclic shift and resolves read-throughs of the generated operating micro-command from the shift register 20. Reading information from the register. The shift control 20 controls the control trigger 15. The device operates as follows. In the initial state, all elements are in the zero state. The operation code (number) enters through input 32 into register 1, and sets the address of the corresponding memory cell in the first storage unit 3. The 23 clock pulse generator from the first output through delay element 13 in the presence of an enable signal from the output of the third element 10 sets the counter 26 of the address, the buffer register and the register 4 of logical conditions are zero and triggers the first decoder 2. The signal from the first decoder 2 from the corresponding memory cell of the first storage unit 3 reads the code the first microcommand of a regular linear sequence, the code of checked logical conditions and the address code of the first microcommand of the current linear sequence, as well as the reset of address register 1 by the signal from the output of the first storage unit 3. The signal from the generator output the enable signal from the output of the counter 9 microinstructions corresponding to its zero state is fed to the second input of the second block 7 of the elements AND, and records the code of the number following linear sequence in register 1 of the address from the output of buffer register 6. After reading the address part of the microcommand and writing into the counter 9 microcommands the code of the number of microcommands the contents of the counter are different from zero. The signal at the output of the third element And 10 takes a zero value and through the first element -NE 24 opens the second element AND 23. With the same signal from the output of the delay element 12, the control trigger 15 is set, which opens the fifth element 16 with its single output. The signal from the first output of the generator 23 clock pulses through the open second element And 25 zeroing the register 29 addresses and starting the second decoder 27. The signal from the output of the second decoder 27 from the second storage unit 21 reads and information from the corresponding cell and write the contents to the address register 29. The code of the base operating microcommand number from the first output of the register 29 arrives at the first input of the third decoder 30. From the second output of the register 29, information about the number of shifts required to form the corresponding operating microcommand is recorded in the pulse counter 17. At the same time, the contents of the account 17 are different from zero. .
По сигналу с выхода генератора 2тактовых импульсов через.элемент 13 задержки происходит запуск третьего дешифратора 30, обнуление регистратора 20 сдвига.The signal from the output of the generator 2-pulse pulses through the delay element 13 starts the third decoder 30, reset the registrar 20 shift.
Из третьего запоминающего блока 31 по сигналу с выхода третьего дешифратора 30 происходит считывание соответствующей базовой операционной микрокоманды и ее запись в регистр 20 сдвигов.From the third storage unit 31, the signal from the output of the third decoder 30 reads the corresponding basic operating microcommand and writes it to the shift register 20.
После записи базовой операционной микрокоманды в регистр 20 сдвигов через открытый единичным сигналом с триггера 15 управлени п тый элемент И 16 начинаетс сдвиг базовой операционной микрокоманды в регистре 20 сдвига и уменьшение содержимого из счетчика 17 импульсов тактовыми импульсами высокой частоты со второго выхода генератора 23 тактовых импульсов.After the basic operating microcommand is written to the shift register 20 through the open single signal from control trigger 15, the fifth element AND 16 starts shifting the basic operating microcommand in shift register 20 and decreasing the contents of the counter 17 pulses to high frequency clock pulses from the second generator output 23 clock pulses.
В течение всего времени сдвигов базовой операционной микрокоманды в регистре 20 сдвига сигнал на выхоле элемента.И-ЙЕ 18 равен единице , и он поддерживает шестой элемент И 19 в открытом состо нии, пропуска импульсы сдвига с выхода п того элемента И 16 в регистр 20 сдвига.During the entire time of the shifts of the basic operating microcommand in the shift register 20, the signal at the element's output. I-YE 18 is equal to one, and it keeps the sixth element AND 19 in the open state, skipping the shift pulses from the output of the fifth element And 16 into the shift register 20 .
После того,как в регистре 20 сдвига заканчиваетс процесс формировани операционной микрокоманды, о чем свидетельствует нулевой сигнал на выходе элемента И-НЕ 18, шестой элемент И 19 закрываетс , и триггер 15 управлени устанавливаетс в нулевое состо ние. При этом единичным сигналом с его нулевого выхода открываетс третий блок 21 элементов И.Операционна микрокоманда, записанна в регистре 20 сдвига, поступает на выход 34 устройства.After the process of forming the operating microcommand is completed in the shift register 20, as evidenced by the zero signal at the output of the AND-HE element 18, the sixth element AND 19 is closed, and the control trigger 15 is set to the zero state. In this case, the third block 21 of the elements I. opens with a single signal from its zero output. An operational microinstruction, recorded in shift register 20, arrives at the output 34 of the device.
После считывани базовой операционной микрокоманды из третьего запоминающего блока 31 содержимое счетчика 26 адреса увеличиваетс на единицу, тем самым формируетс адрес очередной микрокоманды последовательности , а содержимое счетчика 9 микрокоманд уменьшаетс на единицу.After reading the basic operating microcommand from the third storage unit 31, the contents of the address counter 26 are incremented by one, thereby forming the address of the next microcommand of the sequence, and the contents of the microcode 9 counter decreasing by one.
Очередным тактовым импульсом с выхода генератора 23 через открытый второй элемент И 25 происходит запуск третьего дешифратора 30 и обнуление регистра 20 сдвига. В дальнейшем работа устройства микропрограммного управлени повтрр етс .The next clock pulse from the output of the generator 23 through the open second element And 25 starts the third decoder 30 and clears the shift register 20. Subsequently, the operation of the firmware control device will be reconciled.
После считывани последней микро .команды текущей последовательности происходит обнуление счетчика 9 микрокоманд, на выходе третьего элемента И 10 по вл етс единичный сигнал , который закрывает второй элемент И 25 и открывает Четвертый 1.4 и первый 11 эле/Ленты И.After reading the last microcommand of the current sequence, the counter of 9 microcommands is reset, at the output of the third element And 10 a single signal appears, which closes the second element And 25 and opens the Fourth 1.4 and the first 11 Element / Ribbon I.
По сигналу с выхода элемента 13 задержки тактовый импульс с первогоThe signal from the output element 13 of the delay clock pulse from the first
выхода генератора 23 тактовых импульсов происходит обнуление регистра 4 логических условий и буферного регистра б, счетчика 26 адреса и запуск первого дешифратора 2.the output of the generator 23 clock pulses reset the register 4 logical conditions and the buffer register b, the counter 26 addresses and start the first decoder 2.
Таким образом, введение указанных элементов и св зей позвол ет существенно повысить экономичность. При этом сохран ютс неизменными другие характеристики, такие как функциональные возможности и быстродействие , поскольку операции сдвига осуществл ютс частотой, значительно превышающей частоту считывани информацииИЗ запоминающих блоков.Thus, the introduction of these elements and bonds can significantly improve the efficiency. At the same time, other characteristics, such as functionality and speed, remain unchanged, since the shift operations are carried out with a frequency that is much higher than the frequency of reading information from the storage blocks.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802915890A SU896621A1 (en) | 1980-04-28 | 1980-04-28 | Microprogramme-control device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802915890A SU896621A1 (en) | 1980-04-28 | 1980-04-28 | Microprogramme-control device |
Publications (1)
Publication Number | Publication Date |
---|---|
SU896621A1 true SU896621A1 (en) | 1982-01-07 |
Family
ID=20892204
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU802915890A SU896621A1 (en) | 1980-04-28 | 1980-04-28 | Microprogramme-control device |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU896621A1 (en) |
-
1980
- 1980-04-28 SU SU802915890A patent/SU896621A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU896621A1 (en) | Microprogramme-control device | |
SU985788A1 (en) | Microprogram control device | |
SU824312A1 (en) | Fixed storage | |
SU830386A1 (en) | Microprogramme-control device | |
SU802963A1 (en) | Microprogramme-control device | |
SU763898A1 (en) | Microprogram control device | |
SU1291988A1 (en) | Information input device | |
SU1589288A1 (en) | Device for executing logic operations | |
SU1151960A1 (en) | Microprogram control device | |
SU970367A1 (en) | Microprogram control device | |
SU960814A1 (en) | Microprogram control device | |
SU515154A1 (en) | Buffer storage device | |
SU1529293A1 (en) | Device for shaping test sequence | |
SU615480A1 (en) | Microprogram control arrangement | |
SU913379A1 (en) | Microprogramme-conrol device | |
SU1019611A1 (en) | Pulse delay device | |
SU1309028A1 (en) | Device for detecting errors in "k-out-of-n" code | |
SU686027A1 (en) | Device for determining extremum numbers | |
SU525083A1 (en) | Device for searching experimental values | |
SU1007106A1 (en) | Microprogramme device | |
SU1368880A1 (en) | Control device | |
SU1086431A1 (en) | Microprogram control device | |
SU494745A1 (en) | Device for the synthesis of multi-cycle scheme | |
SU1193812A1 (en) | Phase shift-to-digital converter | |
SU1405105A1 (en) | Pulse distributor |