SU1529293A1 - Device for shaping test sequence - Google Patents

Device for shaping test sequence Download PDF

Info

Publication number
SU1529293A1
SU1529293A1 SU864106159A SU4106159A SU1529293A1 SU 1529293 A1 SU1529293 A1 SU 1529293A1 SU 864106159 A SU864106159 A SU 864106159A SU 4106159 A SU4106159 A SU 4106159A SU 1529293 A1 SU1529293 A1 SU 1529293A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
counter
outputs
control
Prior art date
Application number
SU864106159A
Other languages
Russian (ru)
Inventor
Александр Петрович Горяшко
Владимир Васильевич Горемыкин
Александр Геннадьевич Маклагин
Владимир Геннадьевич Миронов
Исай Львович Сигалов
Александр Михайлович Ткачук
Original Assignee
Предприятие П/Я В-2655
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я В-2655 filed Critical Предприятие П/Я В-2655
Priority to SU864106159A priority Critical patent/SU1529293A1/en
Application granted granted Critical
Publication of SU1529293A1 publication Critical patent/SU1529293A1/en

Links

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в аппаратуре контрол  оперативных запоминающих устройств. Устройство содержит триггеры 2, 3, элементы И 4-7, мультиплексоры 9-11, счетчик адреса 12, счетчик циклов 13, счетчик управлени  14, блок 15 управлени , элемент И 19 с соответствующими функциональными св з ми. Устройство значительно сокращает врем  контрол  блоков оперативной пам ти, т.к.весь режим контрол  состоит из двух режимов: режима записи эталонных сигналов и режима чтени  и сравнени . 2 ил.The invention relates to computing and can be used in hardware monitoring devices of operational memory. The device contains triggers 2, 3, elements AND 4-7, multiplexers 9-11, address counter 12, cycle counter 13, control counter 14, control block 15, AND element 19 with corresponding functional connections. The device significantly reduces the monitoring time of the RAM blocks, because the whole monitoring mode consists of two modes: the recording mode of reference signals and the reading and comparing mode. 2 Il.

Description

ш СЯw sya

елate

1чЭ1HE

1C1C

со ооwith oo

iiiijij элемент И 19 с соответствующими функциональными св з ми. Устройство значительно сокращает врем  контрол  блоков оперативной нам ти, т.к. весьiiiij element and 19 with corresponding functional connections. The device significantly reduces the time control blocks operative we, because the whole

Изобретение относитс  к вычисли- |тельиой технике и может быть использовано в апнаратуре контрол  оперативных запоминающих устройств. The invention relates to a computing technique and can be used in the control of operational memory devices.

И.елью изобретени   вл етс  повышение быстродействи  устройства.The purpose of the invention is to improve the speed of the device.

ila фиг. 1 представлена схема устройства дл  формировани  тестовой последовательности; .На фиг, 2 - пример реал5 зации счетчиков. .ila FIG. 1 is a diagram of an apparatus for generating a test sequence; Figure 2 shows an example of the implementation of counters. .

Устройство (фиг. 1) содержит вход 1 пуска, первый 2 и второй 3 тригге- рЫз первый 4, второй 5, третий 6 и четвертый 7 элементы И, вход 8 сии- хрсн5;зации,; первый 9, второй 10 и третий 11 мультиплексоры, счетчик 12 адреса5 счетчик 13 циклов, счетчик 14 управлени , блок 15 управлени , выходы-записи-считывани  16 и конца проверки 17, адресные выходы 18, п |ть й элемент И 19, четвертый мульти - |плексор 20,-информационные выходы 121 и выход 22 обращени . I Счетчики 12-14 (фиг. 2) могут . ;быть реализованы на элементе И 23, {регистре 24 и сумматоре 25. I Устройство работает следующим об- |разом„The device (Fig. 1) contains an input of 1 start, the first 2 and second 3 trigger N, the first 4, the second 5, the third 6, and the fourth 7 elements AND, the input 8 si-hrsn5; the first 9, the second 10 and the third 11 multiplexers, the counter 12, the address 5, the counter 13 cycles, the control counter 14, the control unit 15, the output-write-read 16 and the end of the test 17, the address outputs 18, p | th element And 19, the fourth multi - | Plexor 20, -information outputs 121 and output 22 circulation. I Counters 12-14 (Fig. 2) can. ; be implemented on the element And 23, {register 24 and the adder 25. I The device works as follows |

Перед началом контрол  триггеры и 3 и счетчики 12-14 устанавли- : ваютс  в нулевое положение (вход на- :чальной устанэвки на фиг. 1 не пйка- зан), на вхо;,е 1 .присутствует логи-- ческий ноль. При поступлении на вход 1 сигнала пуска разрешаетс  прохожде :ние тактовых импульсов с входа 8 чс- :рез элемент И 4 на выход 22 устройства . Этот сигнал  вл етс  сигналом обращени  к контролируемому бло ку пам ти. Before the start of the control, the triggers and 3 and the counters 12-14 are set-: go to the zero position (the input of the initial setup in Fig. 1 is not activated), at the input;, e 1. There is a logical zero. When a start signal is received at input 1, the passage of clock pulses from the input of 8 hrs is allowed: cut the AND 4 element to output 22 of the device. This signal is a signal to access a monitored memory block.

Блок 15 управлени   вл етс  комбинационным блоком, выполненным, на- ;пример, на ШТМ., Блок 15 на своих вы- ходах реши1зует следующие логическиеThe control unit 15 is a combinational unit, executed, for example, on the CTM., The unit 15 at its outputs decides the following logical

уравнени . . equations. .

YJ X2- X1 +Х2 (Х8 (X3SX6 )+Х5 (ООХб )ФХ8 Х +Х2-Х1(Х5 Х8+Х5(ХЗ®Х6;+Х8(ХЗ®Х6)) ; ( YJ X2-X1 + X2 (X8 (X3SX6) + X5 (OOHb) ФХ8 Х + Х2-Х1 (Х5 Х8 + Х5 (ХЗ®Х6; + Х8 (ХЗ®Х6)); (

iY2 Х1+(ХЗ®Х6) + (Х5®ХВ) Y3 Х1Х7 ;iY2 Х1 + (ХЗ®Х6) + (Х5®ХВ) Y3 Х1Х7;

(2) U)(2) U)

режим контрол  состоит из двух режимов: режима записи эталонных сигналов и режима чтени  и сравнени . 2, ил.The monitoring mode consists of two modes: the recording mode of the reference signals and the reading and comparing mode. 2, il.

00

5five

00

5five

00

5 five

5five

00

5five

00

Y4 XI + (Х5вХ8) ЧХЗахб) ; (4) Y5 Х1Х2-ХЗ-Х7 .(5)Y4 XI + (X5WX8) CHCSahb); (4) Y5 Х1Х2-ХЗ-Х7. (5)

Так как в первоначальный момент времени все аргументы равны нулю, то на выходе блока 15 будут установлены следующие потенциалы: , , , , . .Since at the initial moment of time all arguments are equal to zero, the following potentials will be set at the output of block 15:,,,,. .

Нулевое значение Y1обеспечивает коммутатор на выход мультиплексора 11 кода из п единиц 11 ... 1 , где п - разр дность контролируемого ОЗУ.The zero value Y1 provides the switch to the output of the multiplexer 11 code out of n units 11 ... 1, where n is the size of the monitored RAM.

Единичное значение Y2 разрешает прибавление единицы к счетчику 12 адреса . Нулевое значение Y3 запрещает прибавление единицы к содержимому счетчика 14. Единичное значение Y4 обеспечивает выработку признака записи дл  контролируемого ОЗУ. I . . Нулевое значение сигнала Y5 указывает , что проверка еще не окончилась. Следовательно, по первому тактовому сигналу устройство вырабатывает сигнал обращени  на выходе 22 к контролируемому блоку пам ти, вырабатывает нулевой адрес на выходах 18, признак записи на выходе 16 и единичное значение контрольной информации на выходах 21. По второьгу тактовому импульсу на выходы устройства будет подан первый адрес, признак записи и единичное значение записываемой информации . Так как состо ние счетчика 14 не мен етс  (на входе V - нулевой сигнал), то на выходе мультиплексора 9 присутствует нулевое значение сигнала переноса из старшего разр да, счетчика 12 адреса. После того, как все  чейки контролируемого блока нам ти будут расписаны единичным фоном, на выходе мультиплексора 9 по вл етс  сигнал переполнени , который, пройд  через мультиплексор 20, разрешает прибавление +1 к содержимому счетчика 13 и по первому тактовому импульсу на выходе счетчика 13 устанавливаетс  код 01. При этом , , Y3 1 ,, , .A single value of Y2 allows the addition of one to the counter 12 of the address. The zero value of Y3 prohibits the addition of one to the contents of the counter 14. A single value of Y4 provides the generation of a recording feature for the monitored RAM. I. . The zero value of the signal Y5 indicates that the test has not yet ended. Consequently, on the first clock signal, the device generates a signal to access output 22 to a monitored memory block, generates a zero address at outputs 18, a sign of writing at output 16 and a single value of control information at outputs 21. On the second clock pulse, the device will receive the first address, record sign and single value of the recorded information. Since the state of counter 14 does not change (the zero signal at the input of V), then at the output of multiplexer 9 there is a zero value of the transfer signal from the higher bit, the counter 12 of the address. After all the cells of the monitored block are painted with a single background, the output of multiplexer 9 is an overflow signal, which, having passed through multiplexer 20, allows +1 to be added to the contents of counter 13 and is set to the first clock pulse at the output of counter 13 code 01. At the same time,, Y3 1 ,,,.

fyльтиплeкcop 11 под действием сигн;1ла обеспечивает подключение вход схемы сравнени  (на фиг, 1fantipcop 11 under the action of the signal; 1l provides a connection to the input of the comparison circuit (in FIG. 1

не показана) сигнала логических единиц , на второй вход поступает считанный сигнал из контролируемого блока пам ти. Так как , то на Jixofl блока пам ти поступает признак считыва- ни , и сигналом разрешаетс  вьщача на выход устройства сигнала на сравнение. Единичный сигнал Y3 обеспечивает сн тие сигнала запрета счета на счетчик 14. В результате под действием тактового сигнала счетчик 14 установит их в единичное состо ние , после чего в соответствии с уравнением (3) Y3 станет равным нулю, так как сигнал Х7 станет равным нулю, из-за того, что счетчик 12 этим тактовым импульсом установитс  в нулевое состо ние. Таким образом, Y1, Y2, Y3, Y4 и Y5 не будут мен тьс  до тех пор, пока счетчик 12 не досчитает до половины его емкости.not shown) of the signal of logical units; the second input receives the read signal from the monitored memory block. Since, the readout sign arrives at the Jixofl of the memory unit, and the signal allows the output signal of the device to be compared. The single signal Y3 provides the removal of the signal to prohibit the counting to the counter 14. As a result, under the action of the clock signal, the counter 14 sets them to the single state, after which, in accordance with equation (3), Y3 will become zero, since the signal X7 will become zero, due to the fact that the counter 12 is set to the zero state by this clock pulse. Thus, Y1, Y2, Y3, Y4 and Y5 will not change until counter 12 has counted to half its capacity.

Независимо от разр дности счетчика описанный процесс будет продолжатьс  без изменени  до тех пор, пока не будет установлен в единицу предпоследний разр д. При этом на выходе мультиплексора 10 возникает единичный сигнал (). Это приводит к тому, что Y2 становитс  равным единице, , , . При этом устройство из режима считывани  переходит в режим записи, мультиплексор 11 на выход пропускает код 00.Regardless of the counter size, the described process will continue unchanged until the penultimate bit is set to one. At the same time, a single signal () appears at the output of the multiplexer 10. This results in Y2 becoming equal to unity,,,. In this case, the device from the read mode enters the write mode, the multiplexer 11 passes the code 00 to the output.

По следу101цему тактовому импульсу в контролируемый блок пам ти по адресу 1 будет записан код 00. Следующий тактовый импульс установит в единицу триггер 3. При этом на выходах блока 15 управлени  будут ус тановлень следующие значени : , , , . По следующему тактовому импульсу счетчик 12 изменит свое состо ние (триггер 3 сброситс  в нуль по счетному входу) и устрой- ство обеспечит считывание и сравнени данных с нулем. Следующий тактовый сигнал установит триггер .3 в единицу и работа устройства будет происходить аналогично описанному. Following the clock pulse, code 00 will be recorded in the monitored memory block at address 1. The next clock pulse will set trigger 1 into unit. At the same time, the following values will be set at the outputs of control unit 15:,,,. On the next clock pulse, counter 12 changes its state (trigger 3 is reset to zero at the counting input) and the device will read and compare data with zero. The next clock signal will set the trigger .3 to one and the device will operate as described.

Работа устройства будет продолжатьс , пока не закончитс  роспись всего контролируемого ОЗУ инверсными кодами. После окончани  росписи контролируемого ОЗУ происходит пере- полнение счетчика-12 адреса, вьфаба- тываетс  сигнал , который, пройд  через элемент И 19 и мультиплексор 20, разрешит прибавление +1 кThe operation of the device will continue until the painting of the entire RAM controlled by inverse codes is completed. After the completion of the painting of the monitored RAM, the counter-12 of the address is overfilled, the signal that passes through the AND 19 element and the multiplexer 20 is resolved, will allow the addition of +1 to

. д jr 20 . d jr 20

9293692936

содержимоь{у счетчика 13. На выходеcontent {at counter 13. Outlet

r 0 r 0

5 о 5 o

5five

0 5 00 5 0

блока 15 будут установлены следующие коды: , , , , . Следующим тактовым импульсом на счетчике 13 будет установлен код 10, на счетчике 14 - код 1, При этом на выход мультиплексора 9 будет ском- мутирован перенос из (n-l)-ro разр да счетчика 12 адреса (п - количество разр дов счетчика), а на выход мультиплексора 1.0 - (,п-1 )-й разр д счетчика. На выходе блока 15 управлени  будут установлены следующие значени . , , , , . Работа устройства будет протекать аналогично описанному до тех пор, пока сигнал на выходе мультиплексора 10 не примет единичное значение, а значит, пока устройство не проверит 1/4 всех  чеек контролируемого блока пам ти, т.е. пока не установитс  в единицу (п-1 )-й разр д счетчика 12 адреса. Блок 15 управлени  на своих выходах установит коды: , , , , .unit 15 will be set to the following codes:,,,,. The next clock pulse on the counter 13 will be set to code 10, on the counter 14 - code 1, At the same time, the transfer from (nl) -ro bit of the counter 12 is addressed to the output of the multiplexer 9 (n is the number of counter bits), and at the output of multiplexer 1.0 - (, n-1) -th digit of the counter. At the output of the control unit 15, the following values will be set. ,,,, The operation of the device will proceed in the same way as described until the signal at the output of multiplexer 10 takes a single value, which means that until the device checks 1/4 of all the cells of the monitored memory block, i.e. until it is set to one (n-1) -th bit of the counter 12 address. The control unit 15 will set codes on its outputs:,,,,.

Следующим тактовым iмпyльcoм устройство по адресу () произведет запись нул . После этого еще одним тактовым импульсом триггер 3 установитс  в единичное значение и тем самым будет обеспечена выработка на выходе блока 15 следующих значений : , , , . Таким образом , следующим тактовьм импульсом будет считана информаци  с адреса 2 , .а затем в этот же адрес будет занесена инфорьшци  инверсна  записанной , так как сигнал Y1 примет единичное значение. Описанньп процесс будет продолжатьс  до тех пор, пока триггер 2 не установитс  в единичное значение. Установка триггера 2 произойдет, когда сигнал на выходе мультиплексора 9 и . В этом случае по тактовому импульсу триггер 2 переключитс  в состо ние 1 и останетс  в этом состо нии до конца проверки, так как нулевое значение сигнала на втором входе элемента И 5 с нулевого выхода триггера 2 установит на D-входе нулевой потенциал;The next clock impulse device at the address () will record zero. After that, with another clock pulse, trigger 3 will be set to a single value, and thus the output of block 15 will be provided with the following values:,,,. Thus, the next clock pulse will read the information from the address 2, and then the information inverse to the recorded one will be entered at the same address, since the signal Y1 will take a single value. The process will continue until trigger 2 is set to a single value. The installation of trigger 2 will occur when the signal at the output of multiplexer 9 and. In this case, the clock pulse trigger 2 switches to state 1 and will remain in this state until the end of the test, since the zero value of the signal at the second input of element And 5 from the zero output of trigger 2 sets a zero potential on the D input;

После того, как процесс проверки ОЗУ (с первоначальной росписью единицами) окончитс , по витс  перенос из старшего разр да счетчика 12, который через элемент И 19 поступит на единичный вход мультиплексора 20 и далее на вход разрешени  счетчика.After the RAM verification process (with the initial painting by units) is finished, the transfer from the high bit of counter 12, which through element 19 goes to the single input of multiplexer 20 and then to the counter enable input, is finished.

7171

13. Последии при поступлении очеред ного тактового.импульса установитс 13. Sequences when the next clock pulse arrives.

в состо ние 1, по витс  .второй перенос из старшего разр да счетчика 12 и на счетчике 13 будет уставов-лен код 10. При этом устройство пе- рендет в режим рс)спись контролируемо го ОЗУ фоном нулей , , , , , т.е. до переполнени  счетч ка 12 сигнал переполнени  укажет на окончание росписи контролируемого ОЗУ фоном нулей.In state 1, the second transfer is carried out from the high bit of counter 12 and code 13 is set at counter 13. In this case, the device will transfer to PC mode by spacing the RAM controlled by the background of zeros,,,,, t. e. before the overflow of the counter 12, the overflow signal will indicate the end of the list of RAM-controlled background of zeros.

Далее процесс будет протекать так )KOj как описано, с той лишь разницей что па счетчике 13 будет-установлен код 11. Процесс контрол  будет.продолжатьс , пока па счетчике 14 не установитс  код из п единиц 1... 1 и не по витс  четвертый перенос из счетчика 12. Единичное значение Yb укажет на конец проверки,.по которому снимаетс  сигнал пуска на входе 1. Сн тие сигнала пуска происходит так же при обнаружении ошибки (на фиг. 1 не показано).Further, the process will proceed as follows) KOj as described, with the only difference that code 11 will be installed on counter 13. The monitoring process will continue until code from n units 1 ... 1 is set on counter 14 and the fourth transfer from counter 12. A single value Yb will indicate the end of the test, after which the start signal is taken at input 1. The start signal is also removed when an error is detected (not shown in Fig. 1).

Claims (1)

Формула изобретени Invention Formula Устройство дл  формировани  тестовой последовательности, содержащее блок управлени , триггер, счетчик адреса, выходы младших разр дов которого  вл ютс  адресными выходами- устройства и соединены с информационными входами второго мультиплексора , счетчик управлени , выходы которого подключен к управл юш;им входам первого и второго мультиплексоров, третий гyльтишleкcop, отличаю- щ е е с   тем, что, с целью повьшю- ни  быстродействи , в устройство введены элементы И с первого по п тый, счетчик циклов, четвертый мультиплексор , счетный триггер, причем входы первого элемента И  вл ютс  соответственно входами пуска и синхронизации устройства, выход первого-элемента И  вл етс  выходом начала цикла устройства и соединен с синхровхо- дамп счет чика адреса, счетчика управлени  и счетчика циклов, с синхровхо- дом счетного триггера и с вторым вхо-1A device for generating a test sequence containing a control unit, a trigger, an address counter, the low-order outputs of which are device address outputs and connected to the information inputs of the second multiplexer, a control counter whose outputs are connected to the control; the inputs of the first and second multiplexers , the third one, which differs from the fact that, in order to improve performance, the elements are introduced into the device And from the first to the fifth, the loop counter, the fourth multiplexer, the counting trigger The inputs of the first element I are the start and synchronization inputs of the device, the output of the first element I is the output of the start of the cycle of the device and is connected to the synchronization of the address counter, control counter and cycle counter, and the synchronization counter with the second inlet-1 9293892938 дом третьего элемента И, первый вход которого подключен к четвертому входу блока управлени  и к выходу первого мультиплексора, информационные входы которого соединены с выходами страших разр дов,счетчика адреса, выход переполнени  которого подключен к седьмому входу блока управле- ,4 ПИЯ, инверсному входу второго элемента И, первому входу п того элемента И и к первому информационному входу четвертого мультиплексора, второй информационный вход, управл ю ,г щий вход и выход которого соединены соответственно с выходом переполнени  счетчика циклов, выходом п того элемента И и с управл ющим входом счетчика циклов, выходы которогоthe house of the third element And, the first input of which is connected to the fourth input of the control unit and to the output of the first multiplexer, whose information inputs are connected to the outputs of the lower bits, the address counter, the overflow output of which is connected to the seventh input of the control unit, 4 PIA, inverse of the second And element, the first input of the fifth element And and to the first information input of the fourth multiplexer, the second information input, the control, the main input and the output of which are connected respectively to the overflow output account cycle loop, the output of the fifth element And and with the control input of the cycle counter, the outputs of which подключены к первому и второму входам блока управлени  третий вход которого соединен с вторым входом п того элемента И и с выходом четвертого элемента И, входы ко.торог о подключены к выходам счетчика управлени , управл ющий вход которого соединен с третьим выходом блока управлени , первый выход которого подключен к управл ющему входу третьегоconnected to the first and second inputs of the control unit whose third input is connected to the second input of the fifth And element and to the output of the fourth And element, the cohort inputs are connected to the outputs of the control counter, the control input of which is connected to the third output of the control unit, the first output which is connected to the control input of the third мультиплексора, информационные входы первой и второй групп которого  вл ютс  входами пр мых и инверсных эталонных данных устройства, а выходы  вл ютс  информационньйчи выходами устройства, второй выход блока управлени  соединен с управл ющим выходом счетчика адреса и с четвертым входом третьего элемента И, третий вход которого подключен к выходу второго мультиплексора и к п тому входу блока управлени , шестой и восьмой входы которого соединены с пр мыми выходами соответственно счетного триггера и триггера, инверсный выход которого подключен к пр мому входу второго элемента И, выход которого соединен с информационным входом триггера, синхровход которого подключен к инверсному выходу третьего элемента И, четвертый и п тый выходы блока управлени   вл ютс  соответственно выходами записи считывани  и конп.а проверки устройства.multiplexer, informational inputs of the first and second groups of which are the direct and inverse reference data of the device, and the outputs are informational outputs of the device, the second output of the control unit is connected to the control output of the address counter and the fourth input of the third element And, the third input connected to the output of the second multiplexer and to the fifth input of the control unit, the sixth and eighth inputs of which are connected to the direct outputs of the corresponding counting trigger and the trigger, the inverse output of which a connected to the direct input of the second AND gate, whose output is connected to the data input of the flip-flop, whose clock terminal is connected to the inverse output of the third AND gate, the fourth and fifth outputs of the control unit are respectively read and write outputs konp.a verification device. Фм.гFm.g
SU864106159A 1986-05-11 1986-05-11 Device for shaping test sequence SU1529293A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU864106159A SU1529293A1 (en) 1986-05-11 1986-05-11 Device for shaping test sequence

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU864106159A SU1529293A1 (en) 1986-05-11 1986-05-11 Device for shaping test sequence

Publications (1)

Publication Number Publication Date
SU1529293A1 true SU1529293A1 (en) 1989-12-15

Family

ID=21252285

Family Applications (1)

Application Number Title Priority Date Filing Date
SU864106159A SU1529293A1 (en) 1986-05-11 1986-05-11 Device for shaping test sequence

Country Status (1)

Country Link
SU (1) SU1529293A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР №1037349, кл. П 11 С 29/00, 1983, Горинштейн А.В., Новик Г,Х. Сигнатурный функциональный контроль БНС ОЗУ логарифмическими тестами, - Микроэлектроника, т . 14, вып. 2, 1985. *

Similar Documents

Publication Publication Date Title
SU1529293A1 (en) Device for shaping test sequence
SU1275548A1 (en) Device for checking integrated circuits of internal memory
SU1264239A1 (en) Buffer storage
SU1525695A1 (en) Timer
RU2022353C1 (en) Device for determining complement of a set
SU1291988A1 (en) Information input device
SU1439564A1 (en) Test action generator
SU1267425A1 (en) Microprogram device for generating test sequence
SU1283858A1 (en) Device for checking memory blocks
SU1578714A1 (en) Test generator
SU1361561A1 (en) Test generator
SU1381516A1 (en) Device for testing compare circuits
SU1275413A1 (en) Device for generating codes with given weight
SU1437865A1 (en) Device for monitoring digital units
SU1129656A1 (en) Device for checking storage
RU1798901C (en) Single-pulse frequency multiplier
SU1711205A1 (en) Object image converter
SU1298898A1 (en) Counting device with checking
SU1084901A1 (en) Device for checking memory block
SU1129723A1 (en) Device for forming pulse sequences
SU1605222A1 (en) Data input device
SU1683015A1 (en) Device for test check and diagnostics of digital modules
SU1068922A1 (en) Information input device
SU1631560A1 (en) Signal synthesizer
SU809345A1 (en) Storage unit control device