Claims (2)
Изобретение относитс к цифровой вычислительной технике и может йлть использовано в качестве устройства управлени ЭВМ с мик13рпрограи«1мным принципом управлени . Известно устройство микропрограммного управлени , содержащее запоминающие блоки дл хранени адресных и операционных микрокоманд, буферный регистр, регистр адреса и регистр логических условий, счетчики количес тва микрокоманд и адресов микрокоманд , шифратор, дешифраторы, триггер управлени , лбгические элементы И, И-НЕ, НЕ, элементы задержки и генератор тактовых импульсов 1. Недостатком указанных устройств вл етс низка экономичность, обусловленна бо.г1ьшой избыточностью запоминающих блоков. Наиболее близким к изобретению по технической сущности вл етс устрой ство микропрограммного управлени , содержащее последовательно соединенные первый дешифратор, первый запоми нающий блок, буферный регистр, второ вход которого соединен с выходом пер вого блока элементов И, а первый выход через второй бУюк элементов И соединен с первым входом регистра сдвига базовой адресной микрокоманды, второй вход которого вл етс входом кода операции устройства, вход логических условий которого соединен с первым входом первого блока элементов И, второй вход которого соединен с выходом регистра логических условий, первый вход которого соединен с вторым выходом первого запоминающего блока , третий выход KOTopoio через шифратор соединен с первым входом счетчика количества микрокоманд, второй выход шифратора соединен с первым входом счетчика адреса микрокоманд, выход которого через второй деишфратор , второй запоминающий блок, регистр адреса базовых операционных микрокоманд, третий дешифратор и третий запоминающий блок соединен со счетными входами счетчика адреса микрокоманд и счетчика количества микрокоманд , вцходы которого через первый элемент И соединены с первыми входами второго ,. третьего, а через первый элемент НЕ - четвертого элемента И, выход которого соединен с вторым входом дешифратора и входом установки в нуль регистра адреса.базовой операционной микрокоманды, а BTopok вход четвертого элемента И соединен с первым выходом генератора тактовых импульсов, а через первый элемент задержки - с входом установки в нул регистра сдвига базовых операционных микрокоманд, вторыми входами третьего дешифратора и. третьего эле мента И и входом второго элемента Эсщержки, выход которого соединен с единичным выходом первого триггера управлени и вторым входом первого элемента И, выход которого соединен с вторым вХЬдом второго блока элементов И, выход третьего элемента Я соединен с входами установки в нуль буферного регистра, регистра логических условий, счетчика адреса микрокоманд и вторым входом первого дешифратора, нулевой выход первого триггера управлени соединен с первым входом третьего блока элементов и, второй вход которого соединен с выходом регистра сдвига базовых опе рационных микрокоманд, первый вход которого соединен с вторым выходом третьего запоминающего блока, второй выход генератора тактовых импул сов соединен с вторым входом п того элемента И, выход которого соединен с первым входом шестого .элемента И со счетным в ходом счетчика импульсов количества сдвига, выходы которого через элемент И-НЕсоединены с вторым входом шестого элемента И, а через второй элемент НЕ - с нулевым входом первого триггеру управлени , четвертый выход первого запоминающего блока соединен с третьим входом регистра сдвига базовых адресных микрокоманд С 2. К недостатку устройства относитс большое врем формировани операционных микрокоманд путем циклическог сдвига базовых операционных микрокоманд в одном направлении. Выполнение операции циклического сдвига базовой операционной микрокоманды в одном направлении приводит к увеличению времени формировани операционных микрокоманд, а сле довательно определ ет повышенные требовани к работе генератора тактовых импульсов. Целью изобретени вл етс повышениё быстродействи . Поставленна цель достигаетс тем чтоВ устройство микропрограммн го : правлени с базовыми множествами-микрокоманд , содержащее последовательно соединенные первый дешиф ратор, первый запоминающий блок, бу ферный регистр, второй вход которог соединен с выходом первого блока эл ментов И, а первый выход через второй блок элементов И соединен с пер вым входом регистра сдвига базовой адресной микрокоманды, второй вход кЬторого вл етс входом кода опера ции устройства, вход логических усл ВИЙ которого соединен с первым входом первого блока элементов И, второй вход которого соединен с выходом регистра логических условий, первый вход которого соединен с вторым выходом первого запоминающего блока, третий выход которого через шифратор соединен с первым входом счетчика количества микрокоманд, второй выход шифратора соединен с первым входом счетчика адреса микрокоманд , выход которого через второй дешифратор, второй запоминающий регистр адреса базовых операционных микрокоманд, третий дешифратор и третий запоминающий блок соединен со счетными выходами счетчика адреса микрокоманд и счетчика количества т икрокоманд, выходы которого через первый элемент И соединены с первыми входами второго, третьего, а через первый элемент НЕ - четвертого элемента И, выход которого соединен с вторым входом дешифратора и входом установки в нуль регистра адреса базовой операционной микрокоманды, а второй вход четвертого элемента И соединен с первым выходом генератора тактовых импульсов, а через первый элемент задержки - с входом установки в нуль регистра сдвига базовых операционных микрокоманд,вторыми входами третьего дешифратора и третьего элемента И и входом второго элемента задержки выход которого соединен с единичным выходом первого триггера управлени и вторым входом первого элемента И, выход которого соединен с вторым входом второго блока элементов И, выход третьего элемента И соединен с входами установки в нуль буферного регистра,регистра логических условий , счетчика адреса микрокоманд и вторым входом первого дешифратора, нулевой выход первого триггера управлени соединен с первым входом третьего блока элементов И, второй вход которого соеднинен с выходом регистра сдвига базовых операционных микрокоманд, первый вход которого соединен с вторым выходом третьего запоминающего блока, второй выход генератора тактовых импульсов соединен с вторым входом п того элемента И, выход которого соедийен с первым входом шестого элемента И и со счетным входом счетчика импульсов количества сдвига, выходы которого через элемент И-НЕ соединены с вторым входом шестого элемента И, а через второй элемент НЕ - с нулевым входом перв.ого триггера управлени , четвертый выход первого запоминающего блока соединен с третьимвыходом регистра сдвига базовых адресных микрокоманд, дополнительно введены три блока элементов ИЛИ, четыре блока элементов И, четыре элемента И, элемент ИЛИ и второй- триггер управле ни , причем первый вход первого блока элементов ИЛИ соединен с выходом третьего блока элементов И, выход первого элемента ИЛИ вл етс выходом микроопераций устройства, а второй вход соединен с выходом четвертого блока элементов И, первый вход которого соединен с первым входом т| етьего блока элементов И, второй вход - с вторым выходом регистра сдвига базовых операционных микро команд/ а третий вход - с третьим, входом третьего блока элементов И и с вторым выходом регистра адреса базовых операционных микрокоманд, третий выход которого соединен с инвер ным входом седьмого и первым входом восьмого элементов И, выходы которы соеданены соответственно с вторым и третьим входами регистра сдвига базовых операционных микрокоманд, а вторые входы соединены с выходом шестого, элемента И и с первыми входами дев того и дес того элементов И, выходы которых соединены соответ ственно с четвертым и п тым входами регистра сдвига базовых адресных иикрокоманд,а вторые входы соединены с вторым выходом буферного регистра . третий выход которого соединен с первыгии входами п того и шестого . блоков элементов И, вторые входы которых соединены с первым и вторым выходом регистра сдвига базовых адресных микрокоманд соответственно, а выходы - с первым и вторым входами второго блока элементов ИЛИ, вы ход которого соединен с вторым входом первого дешифратора, четвертый выход буферного регистра соединен с первым входом седьмого блока элементов И, второй вход которого соедине с выходом второго элемента НЕ,третий вход - с единичным выходом второго триггера управлени и первым входом элемента ИЛИ второй вход которого соединен с единичным выходом первого триг гера управлени ,а выход -с первым входом п того элемента И,единичный вход второго триггера управлени соединен с выходом четвертого элемента И, выход седьмого блока элементов И соединен с первы м входом третьего блока элементов ИЛИ, второй вход которого соединен с четвертым выходом регистра адреса базовых операционных микрокоманд, а выход - с первым вх дом счетчика количества импульсов сд Сущность изобретени состоит в повышении быстродействи и экономичности устройства микропрограммного управлени за счет формировани адресных и операционных микрокоманд, вход щих в реализуелые микропрограм мы из множества базовых адресных и операционных микрокоманд, записанны в первый и третий запоминающие блоки , путем выполнени операций инвертировани и реверсивного сдвига. Оптимизаци первого запоминающего блока состоит из двух этапов и заключаетс в TQM, что на первом этапе из всего множества адресщлх микрокоманд Qg (1Ь 1,R, где R - количество линейных последовательностей , вход щих в реализуемые микропрограмма), формируетс некоторое множество базовых адресных микрокоманд Q, ( Между мнорд- . жествами Рд и Q рд существует отношение GJ.QJ Ррд Рду которое следует из того, что функцией отображени Ч множества QgQ на множ.естве Qg вл етс функци циклического сдвига каждого элемента множества OQ заданное число разр дов h. Из каждого элемента Q,,может быть получено по крайней мере MQ- элементов множества Q. Так, например, дп того чтобы задать множество адресных микрокоманд Q )0000, 0001, 0010, ООН, 0100, 0110 достаточно задать множество базовых адресных микрокоманд Q. I 0000, 0001,0011}. При этом коды из множества отображаютс на множестве Q следующим образом Следовательно, дл множеств Q справедливо Второй этап оптимизации первого запоминающего блока аналогичен оптимизации третьего запоминающего блока и состоит в том, что из множества базовых адресных (операционных) микрокоманд (Qpo) формируетс укороченное множество базовых адресных (операционных) микрокоманд Qg (Q ) . QwH Между множествами Q ) существует зависимость G aaQeA(,6ACQo6). поскольку функцией ото5рах ени множества Q (QoB s множество ( вл етс операци инвертировани . На чертеже представлена функциональна блок-схема устройства микропрограммного управлени .с базовыми множествами микрокоманд. Устройство содержит регистр 1 сдвига базовых адерсныз микрокоманд п тый и шестой блоки 2 и 3 элементов И, второй блок 4 элементов ИЛИ, первый дешифратор 5, первый блок б пам ти- , регистр 7 логических условий, первый блок 8 элементов И, буферный регистр 9, имеющий четы1ре пол : поле 10 задани базового адреса, поле 11 задани числа сдвигов, поле 12 признака направлени сдвига, поле 13 признака инвертировани адресной микрокоманды, второй блок 14 элементов И, седьмой блок 15 элементов И, второй триггер 16 управлени , дес тый и дев тый элементы И 17 и 18 соответственно,шифратор 19, счетчик 20 количества микрокоманд, первый элемент И 21, второй элемент И 22, шестой элемент И 23, восьмой элемент И 24, регистр 25 сдвига базовых опер ционшлх микрокоманд, третий, четвертый блоки элементов ТЛ 26 и 27 соответственно , первый блок 28 элементов ИЛИ, седьмой элемент И 29, второй элемент 30 задержки, первый триггер 31 управлени , элемент ИЛИ 32, п тый элемент И 33, третий блок 34 элементов ИЛИ, счетчик 35 количества импульсов сдвига, элемент И-НЕ 36, второй элементНЕ 37, первый элемент 38 задержки, третий элемент И 39, генератор 40 тактовых импульсов, пер вый элемент НЕ 41 и четвертый эле .мент И 42, счетчик 43 адреса микрокоманды второй дешифратор 44, второй блок пам ти 45, регистр 46 адреса базовых операционных микрокоманд третий де 1Ифратор 47, tf етий блок 48 пам ти, вход 49 кода операций регистра (глвига базовых адресных микро команд, первый, третий, второй и четверть й выхода 50-53 первого запоминающего блока, вход 54 значений логич:еских условий, выход 55 микроопераций устройства,. В первом запоминающем блоке 6 пам ти хран тс базовые адресные NOiKpOKOMaHflB , Первый выход -50 первого запоминаю щего блока 6 предназначен дл записи б&зовых адресных микрокоманд в буферный регистр 9. Первое поле 10 буферного регистра 9 предназначено дл хранени базовой адресной микрокоманды, второе оле 12 представл ет собой поле метки, в котором.записываетс единичное значение сигнала, еЪли адрес микрокоманды, считываемой из пер вого запо линакйцего блока 6, записанный в регистр 1 сдвига базовых адресных микрокоманд 1, используетс в пр мом виде, и значение нул - если в инверсном виде. Третье поле 13 представл ет собой поле метки, значе ние которой равно единице, если сдви базовой -операционной микрокоманды необходимо осуществл ть в сторону старших разр дов, и нулю, когда сдвиг необходимо осуществл ть в сторону младших разр дов. Регистр 1 сдвига базовых адресных микрокоманд предназначен дл осуществлени операции циклического сдвига и вл етс реверсивным. Регистр 7 логических условий осуществл ет хранение кода - логических условий в течение времени выполнени текущей линейной последовательности с целью модификации адреса первой микрокоманды очередной линейной последовательности по результатам проверки значений соответствующих логических условий.. Шифратор 19 предназначен дл формировани кода адреса первой микрокоманды и кода микрокоманд в последовательности . Счетчик 20 микрокоманд предназначен дл счета числа выполненных микрокоманд по сигналам считывани микрокоманд из третьего запоминающего блока 48 пам ти. Первый и второй триггеры 31 и 16 управлени , а а также счетчик 35 количества импульсов сдвига образуют-узел управлени выполнением операций циклического сдвига. Регистр 25 сдвига базовых операционных микрокоманд вл етс реверсивным и служит дл формировани операционных микрокоманд. Генератор 40 тактовых импульсов и имеет два выхода, первый из которых предназначен дл тактировани работы устройства микропрограммного управлени импульсами с частотой следовани , а второй выход - дл осуществлени операций, сдвигов импульсами с частотой следовани / , причем i Во втором запоминающем блоке 45 пам ти;, хран тс адреса базовых операционных микрокоманд. : Регистр 46 адйэеса базовых операционных микрокоманд имеет четыре выхода: по первому выходу считываетс адрес базовой операционной микрокоманды , по второму - сигнал управлени инвертированием базовой операционной /микрокоманды, по третьему - сигнал управлени направлением сдвига базовой операционной микрокоманды, по четвертому - код числа импyльqpв сдвига. В третьем запоминающем блоке 48 пам ти хран тс базовые операционные микрокоманды, составл ющиенепапное множество базовых операционных микрокоманд. В счетчик 35 количества импульсов сдвига записываетс информаци о количестве импульсов сдвига, необходикых дл формировани операционных микрокоманд, а также информаци о количестве импульсов сдвига, необходи1«1Х дл формировани адресных микрокоманд . В св зи с записью в счетчик 35 количества импульсов сдвига информации двух видов в течение време выполнени микропрограммы различают два режима работы счетчика 35. В пер вом режиме работы счетчик 35 участвует в формировании операционных микрокоманд, во втором -в формировании адресных микрокоманд. В течение времени выполнени линейной последовательности микрокоманд в счетчик 35 из регистра 46 адресов базовых операционных микрокоманд записываетс код числа импульсов сдвига. После того, как про исходит считывание базовой операционной микрокоманды в регистр 25 сдвигов, начинаетс операци формировани операционной микрокоманды. Операци сдвига базовой операционной микрокоманды с целью уменьшени времени формировани может выполн т с в двух направлени х. Направление сдвига задаетс сигналом с третьего выхода регистра 46 адреса базовых операционных микрокоманд. Сигналом с второго выхода регистра 46 задаетс признак инвертировани операционной микрокоманды. В процессе функционировани микропрограммного устройства управлени формирование адресов микрокоманд происходит в счетчике 43 адресов микрокоманд. После выполнени опера ционной микрокоманды сигналом с второго выхода третьего запоминаюlaero блока 48 пам ти происходит уве личение содержимого счетчика 43 на единицу и уменьшение на единицу содержимого счетчика 20. После того , как сформируетс и считаетс последн операционна микрокоманда линейной последователь ности, признаком чего вл етс нулевое состо ние счетчика 20 микрокоманд , счетчик 35 количества импульсов сдвига работает в режиме фо мировани адреса первой микрокоманды следующей линейной последователь кости. Код числа импульсов сдвига -записываетс в счетчик 35 с четвертого выхода буферного регистра 9. С второго выхода поступает сигнал у:1равлени направлением сдвига, ас третьего - признак инвертировани ащзесной микрокомандгл. После того, как сформируетс адо первой микрокоманды линейной последовательности , счетчик 35 возвращаетс в исходное положение. Операци циклического сдвига базовых операционных и адресных микро команд осуществл етс импульсами вы сокой частоты, поступающими с второ го выхода генератора 40 тактовых им пульсов . Устройство микропрограммного управлени работает следующим образом Б исходном положении все элементы пам ти наход тс в нулевом состо нии. В третьем поле 13 буферного регистра 9 написана единицапpиз aк пр мого значени кода операции . По первому тактовому импульсу с первого выхода генератора 40 тактовых импульсов через врем срабатывани одного элемента задержки С,, при соответствующем разрешающем сигнале с выхода элемента И 21 (счетчик 20 микрокоманд обнулен), происходит запуск первого дешифратора 5, регистра 7 логических услови и подтверждение нулевого состо ни -второго триггера 16 управлени . Сигналом с выхода второго элемента 30 задержки первый триггер) 31 управлени устанавливаетс в единицу. Из первого запоминающего блока 6 по коду операции считываютс адрес первой микрокоманды линейной последовательности с третьего выхода 52, адрес базовой операционной микрокоманды с первого выхода 50, ход логических условий с третьего выхода 52. Сигналом с четвертого выхода 53 происходит обнуление адресного регистра 1. Адрес базовой адресной микрокоманды поступает в буферный регистр 9. Код логических условий поступает в регистр логических условий) Адрес первой микрокоманды линейной последовательности поступает в шифратор 19, откуда с первого выхода записываетс код количества микрокоманд счетчика 20 микрокоманд, а с второго выхода в счетчик 43 адресов микрокоманд записываетс адрес первой ьдакрокоманды текущей линейной последовательности . Сигнал на выходе элемента И. 21, причем нулевое значение , через первый элемент НЕ 41 открывает элемент И 42. Следующим тактовым импульсом через открытый элемент И 42 происходит обнуление регистра 46 базовых операционных микрокоманд и запуск второго дешифратора 44. Из второго запоминающего блока считываетс адрес базовой операционной микрокоманды, код числа импульсов сдвига,признаки управлени направлением сдвига и инвертированием. Вс информаци записываетс в регистр 46 адреса базовых операционных микрокоманд, откуда код числа импульсов сдвига с четвертого выхода поступает на второй вход третьего блока 34 элементов ИЛИ и далее на второй вход счетчика 35 количества импульсов сдвига. Сигнсш на выходе элемента И-НЕ 36 принимает единичное значение и открывает элемент и 29. Через врем tx сигналом с выхода первого элемента 38 згщержки происходит запуск третьего дешифратора 47 и третьего запоминающего блока 48 пам ти . С первого выхода сосчитываетс код базовой операционной микрокоманды и записываетс в регистр 25 сдвига . Сигналом с второго выхода происходит формирование адреса очередной микрокоманды линейной последовательности . путем увеличени на единицу содержимого счетчика 43 адреса. Содержимое сче.тчика 20 микрокоманд уменьшаетс на единицу тем же сигналом . После того, как запишетс код базо вой операционной микрокоманды в регистр 25, тактовые импульсы высокой частоты с второго выхода генератора 40 тактовых импульсов через открытый п тый элемент И 33 поступают на счетный вход счетчика 35 и на второй вход шестого элемента И 23, с выхода которого они посту-пак т на вторые входы седьмого и восьмого элементов И 29 и 24 соответственно. На первые входы этих элементов поступает сигнал управлени с четвертого выхода регистра 46 адреса базовых операционных микрокоманд. В момент обнулени счетчика 35 сигнал На выходе элемента И-НЕ 36 равен нулю, он закрывает шестой элемент И 23, а также через второй элемент НЕ 37 производит установку в нуль первого триггера 31 управлени . Нулевой сигнал с выхода триггера 31 поступает на первые входы третьего и четвертого блоков элементуэв ТЛ 26- 27 соответственно. На второй вход третьего блока элементов И 26 поступают пр мые значени разр дов кода операционной микрокоманды, а на второй .вход четвертого блока элементов VI 21 - обратные их значени . В зависимости от значени управл ющего сигнала с второго выходарегистра 46 адреса базовых операционных микрокоманд происходит считывание пр мого или инверсного кода операционной микрокоманды из регистра 25. Код операционной микрокоманды по ступает на один из входов первого блока 28 элементов ИЛИ, выход которо го вл етс выходом устройства. Через врем Т сигналом с выхода второго элемента 30 задержки происхо дит установка в единицу первого триг гера 31 управлени . Единичный сигнал с единичного выхода триггера 31 поCTyniieT через элемент ИЛИ 32 и открывает п тый элемент И 33.. Очередны тактовым импульсом с первого выхода генератора 40 тактовых импульсов через открытый элемент И 42 происходит обнуление регистра 46 адреса базовых операционных микрокоманд и запуск второго дааифратора 44. В дальнейшем работа устройства микропрограммного управлени аналогична описанной. После того, как сосчитаетс последн операционна микрокоманда линейной последовательности тактовым импульсом с выхода элемента И 22 происходит передача кода базовой адресной микрокоманды с первого выхода регистра 9 через второй блок 14 элементов И в регистр 1 сдвига базовых адресных микрокоманд. Этим же сигнатом второй триггер 16 управлени устанавливаетс в единичное состо ние . Сигналом с единичного выхода триггера 16 элемент И 33 открываетс , и происходит запись кода числа сдвигов базовой адресной микрокоманды через седьмой блок 15 элементов И и третий блок 34 элементов ИЛИ в счетчик 35 количества импульсов сдвига.. В результате на выходе элемента И-НЕ 36 по вл етс единичный сигнал, который поступает на второй вход шестого элемента И 23 и открывает его. Импульсы высокой частоты с второго выхода генератора 40 тактовых имимпульсов поступают на счетный вход счетчика 35 количества импульсов сдвига, а также через шестой элемент И 23 - на первые входы дев того и дес того элементов И 18 и 17 соответСтвенно . Кроме того, импульсы высо .кой частоты с выхода шестого элемента И 23 поступают на вторые входы элементов И 24 и 29, в результате чего производитс циклический сдвиг нулевого кода регистра 25. На вторые входы дев того и дес того элементов И 18 и 17 поступает сигнал управлени направлением сдвига с второго выхода регистра 9. После того, как заканчиваетс операци сдвига базовой адресной микрокоманды в регистре 1, состо ние счетчика 35 количества импульсов сдвига становитс нулевым, происходит обнуление первого триггера 31 управлени и единичный сигнал с его нулевого выхода поступает на первые входы третьего 26 и четвертого 27 блоков элементов И, а также на третьи.входы п того 2 и шестого 3 блоков элементов . И.Поскольку в регистре 25 записан нулевой код, то считывание информации из иего не происходит. В зависимости от значени сигнала , поступающего с третьего выхода регистра 9, по коду (пр мому или инверсному ) адреса первой микрокоманды линейной последовательности через первый или второй входы второго блока элементов ИЛИ по сигналу с выхода элемента И 39 происходит считывание адреса первой микрокоманды линейной последовательности из первого запоминающего блока 6. В дальнейшем работа схема повтор етс . Объем запоминающих блоков предла гаемого устройства микропрограммног управлени оцениваетс выражением v,,„ м в «o«гNБo +еооГа Бо)бо%о где Мдр, MgQ- разр дности базовых ад ресных и операционных микрокоманд; N - число базовых операционных микрокоманд. Из сравнени величин W и W,, сле дует , что . AW W , - Wn7 О , так как . . MR, MO Ав А Следовательно, предлагаемое устройство превосходит известное по быстродействию и экономичности звол ет строить устройства с меныйц объемом запоминающих блоков. Формула изобретени Устройство микропрограммного управлени , содержащее первый дешифратор , выход которого подключен к входу первого блока пам ти, выход адреса базовой операционной микрокр манды которого подключен к входу ба зового адреса буферного регистра, вход логических условий которого по ключен к выходу первого блока элеме тов И, выход пол задани базового адреса буферного регистра соединен первым входом второго блока элементов И, выход которого подключен к первому входу регистра сдвига базовой адресной микрокоманды, второй вход которого подключен к входу код операции устройства, первый вход пе вого блока элементов И соединен с входом логических условий устройства , а второй вход подключен к выход регистра логических условий, первый вход которого соединен с выходом кода логических условий первого бло ка пам ти, выход адреса первой микр команды которого подключен к входу шифратора, первый выход которого с единен с информационным входом счет чика количества микрокоманд, а второй выход - с информационным входом счетчика адреса микрокоманд, выход которого подключен к первому входу второго доиифратора, выход которого соединен со вторым блоком пам ти, в ход которого подключен к информационному входу регистра адцреса базовых операционных микрокоманд, первы выход которого подключен к первому входу третьего дешифратора, выход которого соединен со входом третьег блока пам ти, первый выход которого соединен со счетным входом счетчика адреса микрокоманд и счетчика количества микрокоманд, выхода которого подключены ко .входам первого элемента И, выход которого соединен с первым входом второго элемента И, третьего элемента И и через первый элемент НЕ с первым входом четвертого элемента И, выход которого подключен ко вто рому входу второго дешифратора и входу установки в нуль регистра адреса базовой операционной микрокоманды , второй вход четвертого элемента И соедине с первым выходом генератора тактовых импульсов и через первый элемент задержки - со входом установки в нуль регистра сдвига базовых операционных микрокоманд, со вторым входом третьего дешифратора, со вторым входом третьего элемента И и .входом второго элемента задержки, выход которого соединен с единичным выходом первого триггера управлени и вторым входом первого элемента И, выход которого соединен со вторым входом второго блока элементов И, выход третьего элемента И соединен со входом установки в нуль буферного регистра, регистра логических условий, счетчи , ка адреса микрокоманд и вторым входом первого дешифратора, нулевой вы-, ход первого триггера управлени соединен с первым входом третьего блока элементов И, второй вход которо .го соединен с выходом регистра сдвига базовых операционных микрокоманд, первый вход которого соединен со вторым выходом третьего блока пам ти, второй выход генератора тактовых импульсов соединен со вторым входом п того элемента и, выход которого соединен с первым входом шестого элемента И и со счетным входом счетчика импульсов количества сдвига, выходы которого через элементы И-НЕ соединены со вторым входом шестого элемента И, а через второй элемент НЕ со входом нул первого триггера управлени , выход обнулени первого блока пги«1 ти подключен к третьему входу регистра сдвига базовых адресных микрокоманд, отличающеес тем, что, с целью повышени быстродействи , в него дополнительно введены три блока элементов ИЛИ, четыре блока элементов И, четыре элемента И элемент ИЛИ и второй триггер управлени , причем первый вход первого блока элементов ИЛИ соединен с выходом третьего блока элементов И, выход первого элемента ИЛИ вл етс выходом микроопераций устройства, а второй вход соединен с выходом четвертого блока элементов И, первый вход КОТОРОГО подключен к первому входу третьего блока элементов И, второй вход - к второму выходу регистраThe invention relates to digital computing and can be used as a control device for a computer with a microprocessor. A firmware control device is known that contains memory blocks for storing addressable and operational microinstructions, a buffer register, an address register and a register of logical conditions, counts of microinstructions and microinstruction addresses, an encoder, decoders, a control trigger, and logical elements AND, AND-NO, NOT, delay elements and clock generator 1. The disadvantage of these devices is low efficiency, due to bo. Greater redundancy of storage blocks. The closest to the invention in its technical nature is a firmware control device containing a first decoder, a first storage unit, a buffer register, the second input of which is connected to the output of the first block of AND elements, and the first output through the second letter of AND elements connected in series the first input of the shift register of the base address microcommand, the second input of which is the input of the operation code of the device, the input of which logical conditions are connected to the first input of the first element block And, the second input of which is connected to the output of the register of logical conditions, the first input of which is connected to the second output of the first storage unit, the third output of KOTopoio is connected via the encoder to the first input of the micro-command counter, the second output of the encoder is connected to the first input of the micro-command address counter, the output of which is the second deshfrator, the second storage unit, the address register of the base operating microinstructions, the third descrambler and the third storage unit are connected to the counting inputs of the micromana address counter and a counter amount microinstructions which vtshody via a first AND gate connected to the first inputs of second. the third, and through the first element is NOT the fourth element I, the output of which is connected to the second input of the decoder and the input of setting the address register to zero. the base operating microinstruction, and BTopok the input of the fourth element I is connected to the first output of the clock generator, and through the first delay element to the input of setting the shift register of the basic operating microcommands to zero, the second inputs of the third decoder and. The third element And and the input of the second element of the Drafts, the output of which is connected to the unit output of the first control trigger and the second input of the first element And whose output is connected to the second input of the second block of elements And, the output of the third element I connected to the inputs of the zero register of the buffer register the register of logical conditions, the micro-command address counter and the second input of the first decoder, the zero output of the first control trigger is connected to the first input of the third block of elements and the second input of which is connected to the output th shift register operator base diet microinstructions, a first input coupled to the second output of the third memory unit, the second output clock generator momenta coupled to a second input of the fifth AND gate, whose output is connected to the first input of the sixth. element AND with counting in the pulse pulse number shift, the outputs of which are through AND-NOT connected to the second input of the sixth element AND, and through the second element NOT to the zero input of the first control trigger, the fourth output of the first storage unit is connected to the third input of the basic shift register address microinstructions С 2. The disadvantage of the device is the large formation time of operating micro-commands by cyclically shifting the base operating micro-commands in one direction. Performing the cyclic shift operation of the base operating microcommand in one direction leads to an increase in the formation time of the operating microcommands, and therefore determines the increased requirements for the operation of the clock generator. The aim of the invention is to improve speed. The goal is achieved by the following: In a firmware device: boards with basic microcommand sets containing serially connected first decoder, first storage unit, buffer register, second input which is connected to the output of the first I unit, and And it is connected to the first input of the shift register of the base address microcommand, the second input of the second is the input of the operation code of the device, the input of which logical conditions are connected to the first input of the first block And elements, the second input of which is connected to the output of the register of logical conditions, the first input of which is connected to the second output of the first storage unit, the third output of which is connected via the encoder to the first input of the micro-command counter, the second output of the encoder is connected to the first input of the micro-command address counter through the second decoder, the second storage register of the address of the base operating microinstructions, the third decoder and the third storage unit connected to the counting outputs of the mic address counter commands and a counter of the number of ti commands, the outputs of which through the first element I are connected to the first inputs of the second, third, and through the first element NOT to the fourth element I, the output of which is connected to the second input of the decoder and the input setting the address register of the base operating microinstruction to zero, and the second input of the fourth element I is connected to the first output of the clock pulse generator, and through the first delay element to the input of setting the shift register of the basic operating microcommands to zero, the second inputs of the third the encoder and the third element And the input of the second delay element whose output is connected to the unit output of the first control trigger and the second input of the first element And whose output is connected to the second input of the second block of elements And the output of the third element And connected to the inputs of the zero setting of the buffer register, the register of logical conditions, the microcommand address counter and the second input of the first decoder, the zero output of the first control trigger is connected to the first input of the third block of elements And, the second input of which is connected inen with the output of the shift register of the basic operating microcommands, the first input of which is connected to the second output of the third storage block, the second output of the clock generator is connected to the second input of the fifth And element, the output of which is connected to the first input of the sixth And element and with the counting input of the number pulse counter shift, the outputs of which are connected through the element AND-NOT to the second input of the sixth element AND, and through the second element NOT to the zero input of the first. The fourth control trigger, the fourth output of the first storage block is connected to the third output of the shift register of the basic address micro-instructions, three more blocks of OR elements, four blocks of AND elements, four AND elements, the OR element and the second control trigger are added, and the first input of the first block of OR elements connected to the output of the third block of AND elements, the output of the first OR element is the output of the device microoperations, and the second input is connected to the output of the fourth block of AND elements, the first input of which is connected to the your input t | There is a second block of AND elements, the second input is with the second output of the shift register of basic operating micro commands / and a third input is with the third input of the third block of AND elements and with the second output of the address register of basic operating microinstructions, the third output of which is connected to the inverted input of the seventh the first input of the eighth And elements, the outputs of which are connected respectively with the second and third inputs of the shift register of the basic operational microinstructions, and the second inputs are connected to the output of the sixth, the And element and with the first inputs of the ninth and tenth And, the outputs of which are connected respectively to the fourth and fifth inputs of the shift register of the base address commands, and the second inputs are connected to the second output of the buffer register. the third output of which is connected to the primary inputs of the fifth and sixth. AND blocks, the second inputs of which are connected to the first and second output of the shift register of the basic address micro-ops, respectively, and the outputs to the first and second inputs of the second block of OR elements, the output of which is connected to the second input of the first decoder, the fourth output of the buffer register is connected to the first the input of the seventh block of elements And, the second input of which is connected to the output of the second element NOT, the third input - with the single output of the second control trigger and the first input of the element OR the second input of which is connected to one the output of the first control trigger, and the output of the first input of the fifth element And, the single input of the second control trigger is connected to the output of the fourth element And, the output of the seventh block of elements AND is connected to the first input of the third block of OR elements, the second input of which is connected to the fourth output of the register of the address of the basic operational microinstructions, and the output with the first input of the counter for the number of pulses of the invention. The essence of the invention is to improve the speed and efficiency of the firmware control device with even the formation of address and operational microinstructions included in the realizable firmware from a variety of basic addressable and operational microinstructions, recorded in the first and third memory blocks, by performing inversion and reversing shift operations. The optimization of the first storage block consists of two stages and consists in TQM, that at the first stage of the entire set of Qo microcommands (1, 1, R, where R is the number of linear sequences included in the implemented microprogram), some set of basic address microcommands Q is formed , (Between mnord-. By the Pd and Q pd relations, there exists a relation GJ. QJ Rrd Rda which follows from the fact that the mapping function Ч of the set QgQ to the set. Qg is the cyclic shift function of each element of the set OQ with a given number of bits h. At least one MQ-elements of the set Q can be obtained from each element Q ,,. So, for example, in order to set a set of address microinstructions Q) 0000, 0001, 0010, UN, 0100, 0110, it is enough to set a set of basic address microinstructions Q. I 0000, 0001,0011}. The codes from the set are displayed on the set Q as follows. Consequently, for sets Q the second stage of optimization of the first storage block is similar to the optimization of the third storage block and consists of the shortened set of basic address blocks from the set of basic address (operational) micro-instructions (Qpo) (operating) microinstructions Qg (Q). QwH Between sets Q) there is a dependence G aaQeA (, 6ACQo6). since the function of uncovering the set Q (QoB s set (is an inversion operation). The drawing shows a functional block diagram of a firmware control device. with basic sets of microinstructions. The device contains the 1 shift register of the basic adersnyz microinstructions of the fifth and sixth blocks 2 and 3 elements AND, the second block 4 elements OR, the first decoder 5, the first block b of memory, the register 7 logical conditions, the first block 8 elements AND, the buffer register 9 having four fields: field 10 specifying the base address, field 11 specifying the number of shifts, field 12 of the sign of the direction of the shift, field 13 of the sign of inverting the address microcommand, second block 14 of elements And, seventh block 15 of elements And, second trigger 16 of control, tenth and the ninth elements And 17 and 18 respectively Naturally, the encoder 19, the counter 20 of the number of microinstructions, the first element And 21, the second element And 22, the sixth element And 23, the eighth element And 24, the register 25 shift basic operations of the microinstruction, the third, fourth blocks of the elements TL 26 and 27, respectively, the first block 28 elements OR, seventh element AND 29, second delay element 30, first control trigger 31, element OR 32, fifth element AND 33, third block 34 elements OR, counter 35 of the number of shift pulses, AND-NE element 36, second element 37, the first delay element 38, the third element AND 39, the generator 40 is so pulses, the first element is NOT 41 and the fourth ele. ment 42, the microcommand address counter 43, the second decoder 44, the second memory block 45, the register 46 addresses of the basic operating microinstructions the third dec 1Iditor 47, tf this memory block 48, the input 49 of the operation opcode (the initial code micro address commands, the first the third, second, and fourth output 50-53 of the first storage unit, the input 54 values of the logical: conditions, output 55 micro-operations of the device ,. The first memory block 6 stores the base address NOiKpOKOMaHflB. The first output -50 of the first memory block 6 is intended for writing the binary address microprograms to the buffer register 9. The first field 10 of the buffer register 9 is designed to store the base address microcommand, the second field 12 represents the label field in which. a single signal value is written, if the microcommand address read from the first transient block 6, written in the shift register 1 of the base address microcommands 1, is used in the direct form, and the zero value is in the inverse form. The third field 13 is a label field, the value of which is one if the shift of the basic -operative microcommand needs to be made towards the higher bits, and zero when the shift needs to be made towards the lower bits. The shift register 1 of the base address micro-instructions is intended for performing the cyclic shift operation and is reversible. Register 7 of logical conditions stores the code — logical conditions during the execution time of the current linear sequence in order to modify the address of the first microcommand of the next linear sequence according to the results of checking the values of the corresponding logical conditions. . The encoder 19 is designed to form the address code of the first micro-command and the micro-command code in the sequence. The micro-command counter 20 is designed to count the number of micro-instructions executed by the micro-command read signals from the third memory storage unit 48. The first and second triggers 31 and 16 of the control, as well as the counter 35 of the number of shift pulses form a control node for performing cyclic shift operations. The shift register 25 of the base operating micro-commands is reversible and serves to form the operating micro-commands. The generator has 40 clock pulses and has two outputs, the first of which is intended for clocking the operation of the device for managing the pulses with a tracking frequency, and the second output for performing operations that shift pulses with a tracking frequency /, and i in the second memory storage unit 45 ;, The addresses of the base operating instructions are stored. : The 46 regards of the ad hoc base operations microcommands has four outputs: the first output reads the address of the base operating microcommands, the second outputs the inverting control signal of the basic operating / microcommands, the third displays the control direction of the shift of the basic operating microcommands, and the fourth, the code for the number of squares of shift. The third memory storage unit 48 stores the base operating microcommands, which comprise a plurality of base operating microcommands. The counter 35 of the number of shift pulses records information on the number of shift pulses necessary to form operating microcommands, as well as information on the number of shift pulses needed 1x to form addressable microcommands. In connection with recording into the counter 35 the number of shift pulses of information of two kinds during the time of the microprogram execution, two modes of operation of the counter 35 are distinguished. In the first mode of operation, the counter 35 participates in the formation of operational micro-instructions, in the second - in the formation of address micro-instructions. During the execution time of the linear sequence of micro-commands, the code of the number of shift pulses is recorded in the counter 35 from the register 46 of addresses of the base operating micro-commands. After the base operating microcommand is read into the 25 shift register, the operation of the micro microcommand begins. The shift operation of the base operating microcommand to reduce the formation time can be performed in two directions. The shift direction is set by the signal from the third output of the register 46 of the address of the base operating micro-commands. The signal from the second output of register 46 sets the sign of the inversion of the operating microcommand. In the process of operation of the firmware control unit, the formation of addresses of micro-instructions occurs in the counter 43 of addresses of micro-instructions. After the operation of the microcommand by the signal from the second output of the third memory of the memory block 48, the content of the counter 43 increases by one and the content of the counter 20 decreases by one. After the last operational microcommand of a linear sequence is formed and counted, indicated by the zero state of the microscopic counter 20, the counter 35 of the number of shift pulses operates in the address following mode of the first microcommand of the next linear bone successor. The code for the number of shift pulses is written to counter 35 from the fourth output of buffer register 9. From the second output, a signal is received: in the direction of the shift, and the third is the sign of the inversion of the effective microcommand. After the first microcommand of the linear sequence is formed, the counter 35 returns to its original position. The operation of cyclic shift of basic operating and address micro commands is carried out by high-frequency pulses, arriving from the second output of the generator 40 clock pulses. The firmware control device operates as follows: In the initial position, all the memory elements are in the zero state. The third field 13 of the buffer register 9 contains the unit of the direct value of the operation code. On the first clock pulse from the first generator output 40 clock pulses after the response time of one delay element C ,, with a corresponding enable signal from the output of the AND 21 element (micro-command counter 20 is zero), the first decoder 5 starts, register 7 logical conditions and zero status confirmation nor the second trigger 16 controls. By outputting the second delay element 30, the first control trigger 31 is set to one. From the first storage unit 6, the operation code reads the address of the first microcommand of the linear sequence from the third output 52, the address of the base operating microcommand from the first output 50, and the course of the logical conditions from the third output 52. The signal from the fourth output 53 resets the address register 1. The address of the base address microcommand enters the buffer register 9. The code of logical conditions enters the register of logical conditions) The address of the first microcommand of the linear sequence enters the encoder 19, where from the first output the code of the number of microcommands of the microcomputer counter 20 is written, and from the second output the address of the first edg of the current linear sequence is recorded into the counter 43 of the microcommands. The signal at the output of the element I. 21, with a zero value, through the first element NOT 41 opens the element AND 42. The next clock pulse through the open element And 42 there is a reset of the register 46 basic operating microinstructions and the launch of the second decoder 44. The address of the base operating microcommand, the code of the number of shift pulses, the signs of the control of the direction of shift and the inversion are read from the second storage block. All information is recorded in the address 46 register of basic operating microcommands, from where the code of the number of shift pulses from the fourth output goes to the second input of the third block 34 of the OR elements and then to the second input of the counter 35 of the number of shift pulses. The signal at the output of the element AND-NO 36 takes a single value and opens the element and 29. At a time tx, the signal from the output of the first transducer element 38 starts the third decoder 47 and the third storage unit 48 of the memory. From the first output, the code of the base operating microcommand is counted and written to the shift register 25. The signal from the second output is the formation of the address of the next microcommand linear sequence. by increasing by one the content of the counter 43 of the address. Content sche. The microchip 20 is reduced by one with the same signal. After the code of the base operating microcommand is written to register 25, high-frequency clock pulses from the second generator output 40 clock pulses through the open fifth element And 33 are sent to the counting input of the counter 35 and to the second input of the sixth element And 23, from the output of which they are packaged to the second inputs of the seventh and eighth elements And 29 and 24, respectively. The first inputs of these elements receive a control signal from the fourth output of the register 46 of the address of the base operating micro-instructions. At the moment of zeroing of the counter 35, the signal at the output of the AND-NO 36 element is zero, it closes the sixth element And 23, and also through the second element NOT 37 sets the first control trigger 31 to zero. The zero signal from the output of the trigger 31 is fed to the first inputs of the third and fourth blocks of elements of the TL 26-27, respectively. The second input of the third block of elements And 26 receives the direct values of the bits of the code of the operating microcommand, and the second. the input of the fourth block of elements VI 21 is their inverse. Depending on the value of the control signal, from the second output of the register 46 of the address of the base operating microcommands, the forward or inverse code of the operating microcommand from the register 25 is read. The code of the operating microcommand is assigned to one of the inputs of the first block 28 of the OR elements, the output of which is the output of the device. After a time T, the signal from the output of the second delay element 30 sets the first control trigger 31 to the unit. A single signal from a single output of the trigger 31 on CTyniieT through the element OR 32 and opens the fifth element AND 33. . The next clock pulse from the first generator output 40 clock pulses through the open element And 42, the register 46 addresses the base operating micro-instructions and the second daaifrator 44 is reset. In the future, the operation of the firmware control device is similar to that described. After the last operational microcommand of a linear sequence is counted by a clock pulse from the output of the element 22, the code of the base address microcommand from the first output of the register 9 is transmitted through the second block of 14 elements I to the shift register 1 of the basic address microcommands. By the same sign, the second control trigger 16 is set to one. By the signal from the single output of the trigger 16, the element AND 33 is opened, and the code of the number of shifts of the base address microcommand is recorded through the seventh block 15 of the elements AND and the third block 34 of the elements OR to the counter 35 of the number of shift pulses. . As a result, a single signal appears at the output of the NAND 36 element, which arrives at the second input of the sixth element 23 and opens it. High-frequency pulses from the second generator output 40 clock immpulses arrive at the counting input of the counter 35 of the number of shift pulses, as well as through the sixth And 23 element - to the first inputs of the ninth and tenth And 18 and 17 elements, respectively. In addition, the pulses are high. This frequency from the output of the sixth element And 23 is fed to the second inputs of the elements And 24 and 29, as a result of which the zero code of the register 25 is cyclically shifted. The second inputs of the ninth and tenth elements And 18 and 17 receives the signal controlling the direction of the shift from the second output of the register 9. After the shift operation of the base address microcommand in register 1 is completed, the state of the counter 35 of the number of shift pulses becomes zero, the first control trigger 31 is reset and the single signal from its zero output goes to the first inputs of the third 26 and fourth 27 blocks of elements And, and also to the third. inputs of the second 2 and sixth 3 blocks of elements. AND. Since the zero code is written in register 25, the information is not read from it. Depending on the value of the signal coming from the third output of register 9, the code (direct or inverse) of the address of the first microcommand of the linear sequence through the first or second inputs of the second block of elements OR OR the signal from the output of the element 39 reads the address of the first microcommand of the linear sequence from the first storage unit 6. In the following, the operation of the circuit is repeated. The volume of the storage blocks of the proposed microprogram control device is estimated by the expression v, “m in“ o ”gNBo + eooGa Bo)% of where Mdr and MgQ are the basic address and operational microcommands; N is the number of base operating microinstructions. From a comparison of the values of W and W, it follows that. AW W, - Wn7 Oh, since. . MR, MO A B A Therefore, the proposed device is superior to that known for its speed and economy and allows building devices with a storage unit volume. The invention includes a firmware control device containing the first decoder, the output of which is connected to the input of the first memory block, the output address of the base operating microcircuit of which is connected to the input of the base address of the buffer register, the input of which logical conditions is connected to the output of the first block of elements And the output field of the task of the base address of the buffer register is connected by the first input of the second block of elements I, the output of which is connected to the first input of the shift register of the base address microcommand, the second in the course of which is connected to the input the operation code of the device, the first input of the first block of elements I is connected to the input of the logic conditions of the device, and the second input is connected to the output of the register of logical conditions, the first input of which is connected to the output of the code of logical conditions of the first memory block, the address output the first mic of the command of which is connected to the input of the encoder, the first output of which is connected to the information input of the counter of the number of microinstructions, and the second output to the information input of the counter of the microinstructions, the output of which is It is connected to the first input of the second pre-diffuser, the output of which is connected to the second memory block, which is connected to the information input register of the base operating microinstructions, the first output of which is connected to the first input of the third decoder, the output of which is connected to the third memory block, the first the output of which is connected to the counting input of the micro-command address counter and the micro-command number counter, the output of which is connected to. the inputs of the first element And, the output of which is connected to the first input of the second element And, the third element And through the first element NOT to the first input of the fourth element And, the output of which is connected to the second input of the second decoder and the input of setting the address register of the base microcommand to zero, the second input of the fourth element I connected to the first output of the clock pulse generator and, through the first delay element, to the input of the zero shift register of the basic operating microcommands, with the second input of the third des ifrator, with the second input of the third element And and. the input of the second delay element, the output of which is connected to the single output of the first control trigger and the second input of the first element And whose output is connected to the second input of the second block of elements And, the output of the third element And connected to the input of setting the buffer register to zero, the register of logical conditions, counts KA addresses of microinstructions and the second input of the first decoder, zero you, the course of the first control trigger is connected to the first input of the third block of elements And, the second input of which. the first is connected to the second output of the third memory block, the second output of the clock generator is connected to the second input of the fifth element, and the output of which is connected to the first input of the sixth And element and to the counting input of the counter pulses of the amount of shift, the outputs of which through the elements AND-NOT are connected to the second input of the sixth element AND, and through the second element NOT to the input zero of the first control trigger, the zero output of the first block pgi "1 and connected to the third input of the shift register of the basic address microinstructions, characterized in that, in order to increase speed, three blocks of OR elements, four blocks of AND elements, four AND elements and the second control trigger are added to it, the first input of the first block OR elements are connected to the output of the third block of AND elements, the output of the first OR element is the output of device microoperations, and the second input is connected to the output of the fourth block of AND elements, the first input of which is connected to the first ode third unit element and the second input - to the second output register
. сдвига базовых операционных микрокоманд , а третий вход - к третьему входу третьего блока элементов И и к второму выходу регистра адреса разовых операционных микрокоманд, третий выход которого соединен с инверсным 5 входом седьмого и первым входом восьмого элементов И, выходы которых соединены соответственно с вторым и третьим входами регистра сдвига базовых операционных микрокоманд, а вторые 10 входы соединены с выходом шестого элемента И и с первыми входами дев того и дес того элементов И, выходы которых соединены соответственно с четвертым и п тым входами регистра сдви- 5 га базовых адресных микрокоманд, а вторые входы соединены с вторым выходом буферного регистра, третий выход которого соединен с первыми входами п того и шестого блоков элемен- тов И, вторые входы которых соединены с первым и вторым выходом регистра сдвига базовых адресных микрокоманд соответственно, а выходы - с первым и вторым входами второго блока элементов ИЛИ, выход которого соединен с вторым входом первого дешифратора , четвертый выход буферного-регистра соединен с первым входом седьмого блока элементов И, второй вход которого соединен с выходом второго элмента НЕ, третий вход - с единичным выходом второго триггера управлени и первым входом элемента ИЛИ, второй вход которого соединен с единичным выходом первого триггера управлени , а выход - с первым входом п того элемента И, единичный вход второго триггера управлени соединен с выходом четвертого элемента И, выход седьмого блока элементов И соединен с первым входом третьегчэ блока элементов ИЛИ, второй вход которого соединен с четвертым выходом регистра адреса базовых операционных микроком нд , а выход - с первым входом счетчика количества импульсов сдвига .. shift the basic operating microinstructions, and the third input to the third input of the third block of the And elements and to the second output of the register of the address of one-time operational microinstructions, the third output of which is connected to the inverse 5th input of the seventh and first input of the eighth And elements, the outputs of which are connected respectively to the second and third the inputs of the shift register of basic operational microinstructions, and the second 10 inputs are connected to the output of the sixth And element and to the first inputs of the ninth and tenth And elements, the outputs of which are connected respectively to h the fourth and fifth inputs of the shift register of the basic address micro-instructions, and the second inputs are connected to the second output of the buffer register, the third output of which is connected to the first inputs of the fifth and sixth blocks of elements And, the second inputs of which are connected to the first and second outputs the shift register of the basic address micro-commands, respectively, and the outputs with the first and second inputs of the second block of OR elements, the output of which is connected to the second input of the first decoder; the fourth output of the buffer-register is connected to the first input of the seventh A block of elements And, the second input of which is connected to the output of the second element NOT, the third input - with the single output of the second control trigger and the first input of the OR element, the second input of which is connected to the single output of the first control trigger, and the output - with the first input of the fifth element And, the single input of the second control trigger is connected to the output of the fourth element AND, the output of the seventh block of elements AND is connected to the first input of the third third element of the block of OR elements, the second input of which is connected to the fourth output of the base address register O Microcom operating lp, and an output - to the first input shift pulse number counter.
Источники информации, прин тые во внимание при экспертизеSources of information taken into account in the examination
3г.- Авторское свидетельство СССР 763898, кл.С 06 F 9/22, 1978.3y .- USSR Copyright Certificate 763898, c. 06 F 9/22, 1978.
2. Авторское свидетельство СССР по за вке 2915890/18-24, кл.С 06 F 9/22, 1980 (прототип).2. USSR author's certificate in application 2915890 / 18-24, class C. 06 F 9/22, 1980 (prototype).