SU525249A1 - Multi-decade decade counter - Google Patents
Multi-decade decade counterInfo
- Publication number
- SU525249A1 SU525249A1 SU2059076A SU2059076A SU525249A1 SU 525249 A1 SU525249 A1 SU 525249A1 SU 2059076 A SU2059076 A SU 2059076A SU 2059076 A SU2059076 A SU 2059076A SU 525249 A1 SU525249 A1 SU 525249A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- counter
- input
- decade
- pulse
- output
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Description
1one
Изобретение относитс к области вычислительной техники и может быть использовано в устройствах пересчета импульсов.The invention relates to the field of computing and can be used in pulse counting devices.
Известны многоразр дные Декадные счётчики , содержащие последовательно соединенные декадные счетчики 1.Multi-decade counters are known that contain serially connected decade counters 1.
Известные устройства имеют низкую надежность , так Как они содержат много счетных элементов.Known devices have low reliability, since they contain many counting elements.
Известны многоразр дные декадные счетчики , содержащие счетные декады и регистры хранени 2.Multi-decade decade counters containing counting decades and storage registers 2 are known.
Однако эти устройства также имеют низкую надежность, св занную с большим количеством счетных элементов.However, these devices also have low reliability associated with a large number of countable elements.
С целью повышени надежности работы многоразр дного дес тичного счетчика в предлагаемое устройство дополнительно введены регистры хранени , элементы задержки, селектор, элемент ИЛИ и распределитель импульсов , причем входы регистров соединены с выходом двоично-дес тичного счетчика, выходы регистров соединены с входами селектора, выход селектора соединен с входом двоичнодес тичного счетчика, первые выходы элементов задержки соединены с управл ющим входом считывани соответствующего регистра, вторые выходы элементов задержки соединены с управл ющими входами записи соответствующих регистров и входами элементаIn order to increase the reliability of the multi-digit decimal counter, the proposed device additionally introduced storage registers, delay elements, a selector, an OR element and a pulse distributor, the inputs of the registers are connected to the output of the binary-decimal counter, the outputs of the registers are connected to the inputs of the selector, the output of the selector connected to the input of a binary counter, the first outputs of the delay elements are connected to the read control input of the corresponding register, the second outputs of the delay elements dinene with control inputs for recording corresponding registers and element inputs
Или, третьи выходы элементов задержки соединены с входом установки в «О двоично-дес тичного счетчика, входы элементов задержки соединены с выходами распределител импульсов, один вход элемента ИЛИ соединен с входом устройства и входом сброса распределител импульсов, выход элемента ИЛИ соединен с счетным входом двоично-дес тичного счетчика, а выход переполнени Or, the third outputs of the delay elements are connected to the installation input in “About a binary-decimal counter, the inputs of the delay elements are connected to the outputs of the pulse distributor, one input of the OR element is connected to the input of the device and the reset input of the pulse distributor, the output of the OR element is connected to the counting input binary” - a home counter, and an overflow output
двоично-дес тичного счетчика соединен с входом распределител импульсов.a binary-decimal counter is connected to the input of the pulse distributor.
На чертеже показан многоразр дный декадный счетчик. Многоразр дный декадный счетчик содержит двоично-дес тичный счетчик I, регистры 2 хранени , селектор 3 импульсов, элементы 4 задержки, элемент ИЛИ 5 и распределитель 6 импульсов, причем входы регистров 2 соединены с выходом двоично-дес тичного счетчика 1, выходы регистров 2 соединены с входами селектора 3, а его выход соединен с входом двоично-дес тичного счетчика 1, первые выходы элементов 4 задержки соединены с управл ющим входом считывани соответствующего регистра, вторые выходы элементов 4 задержки - с управл ющими входами записи соответствующих регистров и входами элемента ИЛИ 5, третьи выходы элементов задержки соединены с входом установки вThe drawing shows a multi-bit decade counter. The multi-decade counter contains a binary decimal counter I, storage registers 2, a pulse selector 3, delay elements 4, an OR element 5, and a pulse distributor 6, the inputs of registers 2 connected to the output of a binary decimal counter 1, the outputs of registers 2 connected The inputs of the selector 3 and its output are connected to the input of the binary-decimal counter 1, the first outputs of the delay elements 4 are connected to the read control input of the corresponding register, the second outputs of the delay elements 4 to the control write inputs of the corresponding etstvuyuschih registers and the inputs of the OR gate 5 outputs a third delay element connected to the setting input of a
«О двоично-дес тичного счетчика, входы элементов задержки соединены с выходами распределител импульсов, один вход элемента ИЛИ соединен с входом устройства 7 и входом сброса распределител импульсов, выход элемента ИЛИ соединен с счетным входом двоично-дес тичного счетчика, а выход переполнени двоично-дес тичного счетчика - с входом распределител имнульсов."About the binary-decimal counter, the inputs of the delay elements are connected to the outputs of the pulse distributor, one input of the OR element is connected to the input of the device 7 and the reset input of the pulse distributor, the output of the OR element is connected to the counting input of the binary-decimal counter, and the overflow output of the binary the decimal counter - with the input of the distributor of pulses.
Многоразр дный декадный счетчик работает следующим образом.Multi-decade decade counter works as follows.
В двоично-дес тичном счетчике осуществл етс счет импульсов, а в регистрах 2 хранени - хранение значени разр дов. Когда двоично-дес тичный счетчик досчитает до дес ти и по витс импульс переполнени , в счетчик записываетс содержимое регистра второго разр да и добавл етс единица, результат записываетс в регистр второго разр да , а в счетчике продолжаетс счет импульсов . Если при добавлении единицы к содержимому регистра второго разр да по витс импульс переполнени , то в счетчик записываетс содержимое регистра третьего разр да , добавл етс единица, а результат записываетс в регистр третьего разр да и т. д.In a binary-decimal counter, pulses are counted, and in storage registers 2, the value of bits is stored. When the binary-decimal counter counts to ten and the overflow pulse occurs, the second register register is written to the counter and a unit is added, the result is written to the second register register, and the pulse count continues in the counter. If adding a unit to the contents of the second-bit register results in an overflow pulse, then the third-bit register is recorded in the counter, one is added, and the result is recorded in the third-bit register, etc.
При поступлении импульса на вход устройства распределитель импульсов устанавливаетс в «О, по вл етс сигнал на выходе элемента ИЛИ, поступающий на счетный вход двоично-дес тичного счетчика, в котором осуществл етс счет импульсов. При по влении на выходе счетчика импульса переполнени на первом выходе распределител по вл етс сигнал, поступающий на вход первого элемента задержки, а на его выходах по вл ютс сигналы, сдвинутые во времени один относительно другого.When a pulse arrives at the device input, the pulse distributor is set to "O", a signal appears at the output of the OR element, arriving at the counting input of a binary-decimal counter, in which the pulses are counted. When the pulse counter overflow appears at the output of the distributor, a signal arrives at the input of the first delay element, and at its outputs signals appear shifted in time one relative to the other.
Первым импульсом с выхода элемента задержки осуществл етс чтение содержимого регистра второго разр да, а информаци из регистра через селектор записываетс в счетчик . Второй импульс с выхода элемента задержки через схему ИЛИ поступает на счетный вход счетчика, в результате к значению второго разр да добавл етс «1. Одновременно второй импульс с выхода элемента задержки 4 поступает на управл ющий вход записи регистра, разреща в нем запись второго разр да содержимого счетчика. Третьим импульсом с выхода элемента . задержки счетчик устанавливаетс в нулевое состо ние. Если при добавлении «1 к значению второго разр да по вл етс импульс переполнени , то на втором выходе распределител импульсов возникает сигнал, поступающий наThe first pulse from the output of the delay element reads the contents of the register of the second bit, and the information from the register through the selector is recorded in the counter. The second pulse from the output of the delay element goes through the OR circuit to the counting input of the counter, as a result of the value of the second digit is added to "1. At the same time, the second pulse from the output of the delay element 4 is fed to the control input of the register entry, allowing it to record the second bit of the counter contents. The third impulse from the output element. the delay counter is set to zero. If, by adding "1 to the value of the second bit, an overflow pulse appears, then at the second output of the pulse distributor, a signal arrives at
вход второго элемента задержки. К значению третьего разр да прибавл етс «1, при этом работа устройства происходит, как описано выще, только в операци х участвуют второй 5 элемент задержки и регистр третьего разр да . Если при добавлении «1 к значению третьего разр да по вл етс импульс переполнени , то па третьем выходе распределител импульсов возникает сигнал и т. д.the input of the second delay element. The value of the third bit is added to "1, and the operation of the device occurs, as described above, only the second 5 delay element and the third bit register participate in the operations. If the addition of "1 to the value of the third bit causes an overflow pulse, then a signal appears on the third output of the pulse distributor, etc.
10 С приходом очередного импульса на вход устройства распределитель импульсов устанавливаетс в нулевое состо ние, в регистрах записываютс новые значени разр дов, а в счетчике формируютс значени младще15 го разр да.10 With the arrival of a pulse at the device input, the pulse distributor is set to the zero state, new values of bits are recorded in the registers, and the younger 15 bits are formed in the counter.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2059076A SU525249A1 (en) | 1974-09-13 | 1974-09-13 | Multi-decade decade counter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2059076A SU525249A1 (en) | 1974-09-13 | 1974-09-13 | Multi-decade decade counter |
Publications (1)
Publication Number | Publication Date |
---|---|
SU525249A1 true SU525249A1 (en) | 1976-08-15 |
Family
ID=20595726
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU2059076A SU525249A1 (en) | 1974-09-13 | 1974-09-13 | Multi-decade decade counter |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU525249A1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5600695A (en) * | 1994-09-30 | 1997-02-04 | Ando Electric Co., Ltd. | Counter circuit having load function |
-
1974
- 1974-09-13 SU SU2059076A patent/SU525249A1/en active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5600695A (en) * | 1994-09-30 | 1997-02-04 | Ando Electric Co., Ltd. | Counter circuit having load function |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU525249A1 (en) | Multi-decade decade counter | |
GB1177405A (en) | Calculating Machine with a Delay-Line Cyclic Store | |
US3594565A (en) | Round off apparatus for electronic calculators | |
US3324456A (en) | Binary counter | |
SU567208A2 (en) | Multidigit decade counter | |
ES404910A1 (en) | Digital register readout circuit | |
GB1123284A (en) | Improvements in or relating to buffer registers | |
SU1168948A1 (en) | Device for detecting errors in parallel n-digit code | |
SU391560A1 (en) | DEVICE FOR CONSTRUCTION IN SQUARES | |
SU428558A1 (en) | SEQUENTIAL-PARALLEL BINARY COUNTER | |
SU1046935A1 (en) | Scaling device | |
SU1107118A1 (en) | Device for sorting numbers | |
SU378833A1 (en) | DEVICE FOR INPUT OF INFORMATION | |
SU1383345A1 (en) | Logarithmic converter | |
SU409385A1 (en) | ||
SU394772A1 (en) | TIME SENSOR | |
SU911623A1 (en) | Storage | |
SU565396A2 (en) | Multidecade counter | |
SU656107A2 (en) | Digital information shifting device | |
SU520703A1 (en) | Device for converting parallel code to serial | |
SU1591192A1 (en) | Code checking device | |
SU446055A1 (en) | Device for comparing binary numbers | |
GB1103110A (en) | Electrical apparatus | |
SU780205A1 (en) | Reversible binary-decimal counter | |
SU547762A1 (en) | Input device |