Claims (1)
0 заниси или считывани воспринимаетс как основной сигнал, полностью искажающий преобразуемую устройством информацию Это снижает надежность и ограничивает функциональные возможности устройства. Мелью из(1бретени вл етс повышение надежноети устройства сдвига цифровой информации . Поставленна цель достигаетс тем, что цредложеиное устройство сдвига цифровой информации содержит инвертор, счетчик адресов , блок разрешени считывани , счетчик слов, регистр слов, два элемента И и две групны элементов И, первые входы которых подключены к выходу инвертора. вход которого соединен с выходом счетчика с/мов и первым входом первого элемента И, выход которого подключен к дополнительному входу элемента ИЛИ, а второй вход первого элемента И подключен к выходу блока разрешени считывани . Первый вход блока разрешени считывани и вход сдвига регистра слов соединены с шиной считывани устройства. Выход регистра слов подсоединен ко второму входу блока разрешени считывани , а выход элемента ИЛИ подключен ко входу счетчика адресов и первому входу второго элемента И, второй вход которого подключен к выходу счетчика адресов . Выход второго элемента И подключен ко входу счетчика слов, разр дные выходы которого подключены к информационным входа.м регистра слов через элементы И первой группы, вторые входы которых подключены ко входу «запись. Выходы элементов И второй группы подключены ко входам триггера с раздельными входами, а вторые входы - к соответствующим инфор.мационпым входам устройства. На фиг. 1 и фиг. 2 приведена функциональна схема устройства. Устройство содержит два регистра сдвига , состо щие из разр дных групп 1, кажда из которых содержит последовательно включенные триггеры 2, входы каждого из которых соединены с выходом предыдущего триггера через вентили 3. Вторые входы вентилей 3 поочередно подключены к первой шине 4 синхроимпульсов (СИ1) и второй шине 5 синхроимпульсов (СИ2). Первые входы вентилей 3 первых триггеров 2 первых разр дных групп регистров соединены с пр мым и инверсным выходами триггера 6 с раздельными входами. Устройство содержит также триггер 7 со счетным входом, счетный вход которого соединен со входами триггера 6 через элемент ИЛИ 8, а выходы - с первыми входами элементов И 9, вторые входы которых подключены к счетному входу триггера 7, а выходы - к шинам синхроимпульсов 4 и 5 соответственно. Шипа 4 соединена с первыми входами единичного 10 и нулевого 11 элементов И выделени импульсов выходного кода первого регистра сдвига, а шина 5 - с первыми входами единичного 12 и нулевого 13 элементов И выделени импульсов выходного кода второго регистра сдвига. Вторые входы этих элементов и соответственно соединены с единичным и нулевым выходами триггеров 2 последних разр дов групп регистров, а выходы элементов И 12, 10 и элементы 11, 13 через соответствующие выходные элементы ИЛИ 14, 15 подключены к выходным шинам 16 (выход «1) и 17 (выход «О) соответственно. Вход триггера 7 соединен с шиной выходных сопровождающие импульсов 18. В устройство введены .также счетчик адресов , 19, соединенный через первый элемент И 20 со входом счетчика 21, разр дные выходы которого подключены через элементы И первой группы 22 к информационным входам регистра 23 слов, вход сдвига которого подключен к первому входу блока 24 разрешени считывани и шине 25 считывани . Выход регистра 23 слов соединен со вторым входом блока 24 разрешени считывани , выход которого подключен через второй элемент И 26 к дополнительному входу элемента ИЛИ 8. Выход счетчика 21 соединен со вторым входом второго элемента И 26 и через инвертор 27 подключен к объединенным входам элементов И второй группы 28, 29, вторые входы которых соответственно соединены с инфор.мационными входами устройства (вход «О и вход «1). Вторые входы элементов И первой группы объединены и соединены со входом 30 «запись устройства. Устройство работает следующим образом . В начальный момент времени все элементы схемы наход тс в исходном состо нии . На выходе счетчика слов присутствует нулевой уровень, который через инвертор разрешает прохождение информации через элементы И второй группы, т. е. при подаче входной информации на вход устройства первый синхроимпульс СИ1 переписывает инфор .мацию на первый триггер 2 (правого) регистра сдвига. При поступлении второго значени входной информации она переписываетс далее на триггеры 2 (левого) регистра сдвига вторым синхроимпульсом СИ2, который одновременно продвигает по эле.ментам первого регистра предыдущую информацию . Следующий синхроимпульс СИ1 переписывает входную информацию в следующий разр д первого регистра, а следующий за СИ1 синхроимпульс СИ2 записывает в разр ды второго регистра следующий разр д информации и продвигает информацию в разр дах первого регистра. Благодар перекрестному соединению входов СИ1 и СИ2 и каждого из разр дов первого и второго регистров сдвига информаци аналогично сдвигаетс в следующие р ды так, чтобы нечетные ее значени находились в первом регистре, .а четные - во втором. Сдвиг информации производитс аналогично вводу. При записи парафазного кода в качестве синхроимпульсов используетс входной код. Дл этого собранные элементом ИЛИ 8 входные сигналы поступ-ают на вход триггера 7, который срабатывает по их заднему фронту, а выходные элементы И 9 формируют на шинах 4, 5 сигналы дл сдвига и ввода входных сигналов в регистр. Входные сигналы могут иметь при повышенных требовани х к быстродействию малую длительность, т. е. до по влени синхроимпульсов СИ1 и СИ2. Дл исключени этого во входных триггерах 6 производитс промежуточное запоминание входной информации . Одновременно счетчик адресов 19 ведет счет сигналов входной информации, и при достижении заданного значени последний импульс каждой «пачки, проход через первый элемент И, прибавл етс к содержимому счетчика 21. При заполнении этого счетчика на первый вход второго элемента И 26 подаетс разрешающий сигнал, после чего схема переходит в режим считывани . Переход от режима записи инфор.мации в режим считывани сопровождаетс переходными процессами, определ ющи.мис переключением с одного режима на другой. В этом случае на шине 25 считывани по вл ютс ненормированные сигналы помехи, KOTOpbie поступают на вход регистра 23 слов, который, запомина их, по сигналу «Запись на входе 30 принимает по информационным входам содержимое счетчика 21 через первую группу элементов И 22 и затем определенное количество импульсов (/iiwn) считывани по шине 25, которое определ етс следу юшим выражением Пимп - Лс.п Лрс.ч.с, где Лс.п-число сигналов помехи; Жр-число разр дов регистра 23; .чс-число разр дов счетчика 21 числа слов. Одновременно с достижением заданного значени на счетчике 21 на его выходе вырабатываетс единичный уровень, который через инвертор 27 закрывает элементы И 28, 29, а блок 24 разрешени считывани после анализа заданного значени счетчика 21 разрешает через второй вход элемента И 26 и дополнительный вход элемента ИЛИ 8 прохождение сигналов считывани . Дл обеспечени выдачи хранимой в регистрах инфор.мации в последовательном парафазном коде и других операций импульс считывани в зависимости от состо ни триггеров 2 последних разр дных групп при помощи элементов И 10 и 11 выделени импульсов выходного последовательного кода через элементы ИЛИ 14 и 15 формирует на выходах устройства импульс выходного кода . Следующий импульс считывани аналогично через элементы И 12 и 13 выделени импульсов последовательного кода и соответствуюи ,ий элемент ИЛИ 14 и 15 сформирует на выходе устройства второй импульс последовательного кода, соответствующий по своему значению второму импульсу кода. записанному в устройстве в предыдущем цикле ввода информации. В дальнейшем устройство работает аналогично . Предложенное устройство работоспособно при одновременном приходе сигналов записи и считывани , а наличие регистра количества слов с элемента.ми И и блока разрешени считывани исключает искажение преобразуемой информации, что повышает надежность работы устройства. Формула изобретени Устройство сдвига цифровой информации по авт. свид. 553683, отличающеес целью повышени надежности тем, что, устройства оно содержит инвертор, счетчик адресов, блок разрешени считывани , счетчик слов, регистр слов, два элемента И и две группы элементов И, первые входы которых подключены к выходу инвертора, вход которого соединен с выходом счетчика слов и первым входом первого элемента И, выход которого подключен к дополнительному входу элемента ИЛИ, а второй вход первого элемента И подключен к выходу блока разрешени считывани ; первый вход блока разрешени считывани и вход сдвига регистра слов соединены с шиной считывани ; выход регистра слов подсоединен ко второму входу блока разрещени считывани , а выход элемента ИЛИ подключен ко входу счетчика адресов и перво.му входу второго элемента И, второй вход которого подключен к выходу счетчика адресов; вы.ход второго элемента И подключен ко входу счетчика слов, разр дные вы.ходы которого подключены к информационным -входам регистра слов через элементы И первой группы, вторые входы которых подключены ко входу «запись, выходы элементов И второй группы подключены ко входам триггера с раздельными входами, а вторые входы элементов И второй группы соединены с соответствующими информационными входами устройства.0 read or read is perceived as the main signal that completely distorts the information converted by the device. This reduces reliability and limits the functionality of the device. The goal of (1) is to increase the reliability of a digital information shifter. The goal is achieved by providing a digital information shifter that contains an inverter, an address counter, a read resolution block, a word counter, a word register, two AND elements and two group elements. the inputs of which are connected to the output of the inverter. The input of which is connected to the output of the meter s / mov and the first input of the first element AND, the output of which is connected to the additional input of the element OR, and the second input of the first element And connected to the output of the read resolution block. The first input of the read resolution block and the shift input of the word register are connected to the read bus of the device. The output of the word register is connected to the second input of the read resolution block, and the output of the OR element is connected to the input of the address counter and the first input of the second And element The second input of which is connected to the output of the address counter. The output of the second element I is connected to the input of the word counter, the bit outputs of which are connected to the information inputs of the word register through the elements And the first group, the second inputs of which are connected to the input “record. The outputs of the elements of the second group are connected to the trigger inputs with separate inputs, and the second inputs to the corresponding information inputs of the device. FIG. 1 and FIG. 2 shows a functional diagram of the device. The device contains two shift registers consisting of bit groups 1, each of which contains successively activated triggers 2, the inputs of each of which are connected to the output of the previous trigger through gates 3. The second inputs of gates 3 are alternately connected to the first bus 4 sync pulses (SI1) and the second bus 5 sync pulses (SI2). The first inputs of the gates 3 of the first triggers 2 of the first bit groups of registers are connected to the direct and inverse outputs of trigger 6 with separate inputs. The device also contains a trigger 7 with a counting input, the counting input of which is connected to the inputs of the trigger 6 through the element OR 8, and the outputs to the first inputs of the elements AND 9, the second inputs of which are connected to the counting input of the trigger 7, and the outputs to the clock buses 4 and 5, respectively. The spike 4 is connected to the first inputs of the unit 10 and zero 11 elements AND the pulse selection of the output code of the first shift register, and the bus 5 - with the first inputs of the unit 12 and zero 13 elements AND the selection of pulses of the output code of the second shift register. The second inputs of these elements and respectively are connected to the single and zero outputs of the triggers of the last 2 bits of the register groups, and the outputs of the AND 12, 10 elements and the elements 11, 13 through the corresponding output elements OR 14, 15 are connected to the output buses 16 (output “1) and 17 (exit “O), respectively. The trigger input 7 is connected to the output pulse bus 18. The device also includes an address counter, 19, connected via the first element 20 to the input of the counter 21, whose bit outputs are connected through the elements of the first group 22 to the information inputs of the register 23 words, the shift input of which is connected to the first input of the read resolution block 24 and the read bus 25. The output of the word register 23 is connected to the second input of the read resolution block 24, the output of which is connected via the second element AND 26 to the auxiliary input of the element OR 8. The output of the counter 21 is connected to the second input of the second element And 26 and through the inverter 27 is connected to the combined inputs of the elements And the second Groups 28, 29, the second inputs of which are respectively connected to the information inputs of the device (input “O and input“ 1). The second inputs of the elements And the first group are combined and connected to the input 30 "recording device. The device works as follows. At the initial moment of time, all elements of the circuit are in the initial state. At the output of the word counter, there is a zero level, which through the inverter permits the passage of information through AND elements of the second group, i.e., when the input information is fed to the device input, the first clock CI1 rewrites the information on the first trigger 2 of the (right) shift register. Upon receipt of the second value of the input information, it is then rewritten to the triggers 2 (left) of the shift register by the second sync pulse SI2, which simultaneously advances the previous information on the elements of the first register. The next sync pulse SI1 rewrites the input information to the next bit of the first register, and the sync pulse SI2 next to SI1 records the next bit of information into the second register bit and advances the information in the first register bit. Due to the cross connection of the inputs SI1 and SI2 and each of the bits of the first and second shift registers, the information is similarly shifted to the next rows so that its odd values are in the first register, and even values in the second. Shift information is produced in the same way as input. When writing a paraphase code, the input code is used as sync pulses. For this, the input signals collected by the OR 8 element arrive at the input of the trigger 7, which is triggered by their falling edge, and the AND 9 output elements form signals for the buses 4, 5 to shift and input the input signals to the register. The input signals may have a short duration with increased requirements for speed, i.e., until the occurrence of synch pulses CI and CI2. To eliminate this, input inputs trigger intermediate storage of input information. At the same time, the address counter 19 counts the input information signals, and when the specified value is reached, the last impulse of each packet, the passage through the first element I, is added to the contents of counter 21. When this counter is filled, the first input of the second element I 26 is given an enable signal, after which the circuit goes into read mode. The transition from the information recording mode to the read mode is accompanied by transients, determining the momentum from one mode to another. In this case, irregular interference signals appear on the read bus 25, KOTOpbie is fed to the input of word register 23, which, by the "Record at input 30" signal, receives the contents of counter 21 via information inputs through the first group of elements 22 and then the number of pulses (/ iiwn) is read by bus 25, which is determined by the following expression Pimp - LS.p Lrs.ch.s, where Ls.n is the number of interference signals; GF is the number of register bits 23; .chs-number of bits of the counter 21 number of words. Simultaneously with the achievement of a predetermined value, a single level is generated at the output of the counter 21, which closes the AND 28, 29 elements through the inverter 27, and the reading permission block 24, after analyzing the predetermined value of the counter 21, resolves the second input of the AND 26 element and the additional input of the OR element 8 reading signal passing. To ensure the delivery of information stored in the registers in the serial paraphase code and other operations, the read pulse, depending on the state of the flip-flops, 2 of the last bit groups using the AND 10 and 11 elements of extracting the pulses of the output serial code through the OR elements 14 and 15 form at the outputs device pulse output code. The next read pulse is similarly through elements AND 12 and 13 of the selection of pulses of a sequential code and the corresponding element OR 14 and 15 will form at the device output a second pulse of a sequential code corresponding in its value to a second code pulse. recorded in the device in the previous data entry cycle. In the future, the device works similarly. The proposed device is operable with the simultaneous arrival of the write and read signals, and the presence of a register of the number of words from the AND element and the read resolution block eliminates the distortion of the converted information, which increases the reliability of the device. The invention of the device shift digital information on the author. swith 553683, characterized in that it increases the reliability of the device, it contains an inverter, an address counter, a read resolution block, a word counter, a word register, two AND elements and two groups of AND elements, the first inputs of which are connected to the output of the inverter whose input is connected to the output a word counter and the first input of the first AND element, the output of which is connected to the auxiliary input of the OR element, and the second input of the first AND element connected to the output of the read resolution block; the first input of the read resolution block and the input of the word register shift are connected to the read bus; The output of the word register is connected to the second input of the read resolution block, and the output of the OR element is connected to the input of the address counter and the first input of the second element AND, the second input of which is connected to the output of the address counter; output of the second element AND is connected to the input of the word counter, the bit outputs of which are connected to informational inputs of the word register via AND elements of the first group, the second inputs of which are connected to the input “record, outputs of the elements AND the second group are connected to the trigger inputs from separate inputs, and the second inputs of the elements And the second group are connected to the corresponding information inputs of the device.