SU459800A1

SU459800A1 - Memory device

Info

Publication number: SU459800A1
Application number: SU1955090A
Authority: SU
Inventors: Виктор Петрович Буйко; Георгий Владимирович Милославский
Original assignee: Предприятие П/Я Р-6269
Priority date: 1973-07-30
Filing date: 1973-07-30
Publication date: 1975-02-05

Description

(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО(54) STORAGE DEVICE

единицу - со вторым выходом блока управлени . Третий 19 и четвертый 20 выходы блока управлени соединены соответственно с шинами установки в нуль входного 1 и запоминающего 5 регистров. Выходы 11 регистра 1 соединены также со вторыми входами третьей труппы схем «И 7.unit - with the second output of the control unit. The third 19 and fourth 20 outputs of the control unit are connected respectively to the busbars to zero input 1 and memory 5 registers. The outputs 11 of the register 1 are also connected to the second inputs of the third group of circuits “And 7.

Устройство работает следующим образом.The device works as follows.

В исходном состо нии при поступлении на устройство импульс начала записи блока управлени 2 устанавливает сдвигающий регистр 4 в исходное состо ние, характеризующеес нулевым состо нием первых (п-1)-х его разр дов и единичным состо нием последнего , л-го разр да, а также устанавливает в нулевое состо ние входной 1 и запоминающий 5 .регистры. Так ка-к регистры 1 и 5 наход тс в нулевом состо нии, то, несмотр на то, что на вторых входах схем «И 6 имеетс разрешающий уровень напр жени с п-го разр да сдвигающего регистра 4, все схемы «И 6 и 7 закрыты. Все схемы «И 3 также закрыты запрещающими уровн ми напр жений с первых (п-1)-х разр дов сдвигающего регистра 4. Регистр 4 соединен обратными св з ми, т. е. при сдвигах сигнал переноса из п-го разр да поступает на вход первого разр да. Поэтому, если в какой-либо разр д регистра 4 записана единица, то она непрерывно в кольце циркулирует по всем разр дам этого регистра.In the initial state when entering the device, the pulse of the beginning of the recording of the control unit 2 sets the shift register 4 to the initial state, which is characterized by the zero state of the first (n-1) -th of its bits and the unit state of the last, lth digit, and also sets the input 1 and memory 5 registers to the zero state. So if registers 1 and 5 are in the zero state, despite the fact that at the second inputs of the "And 6" circuits there is a resolving voltage level from the n-th bit of the shift register 4, all the circuits "And 6 and 7 are closed. All “And 3” schemes are also closed by prohibiting voltage levels from the first (p-1) -shifts of the shift register 4. Register 4 is connected by feedbacks, i.e., when shifting, the transfer signal from the n-th bit is received at the entrance of the first discharge. Therefore, if a unit is recorded in any bit of register 4, then it is continuously circulating in the ring in all bits of this register.

В режиме записи в ЗУ каждой кодовой входной посылке предшествует импульс разрешени записи кодовой посылки. Поэтому перед приходом первой кодовой посылки импульс разрещени записи через блок управлени 2 производит перенос единицы из п-го разр да регистра 4 в первый разр д, что приводит к тому, что перва кодова посылка через регистр 1 и первую подгруппу схем «И 3 записываетс в первые т разр дов регистра 5. Следующа кодова посылка записываетс во вторые т разр дов регистра 5, так как по импульсу разрешени записиIn the recording mode in the memory, each code input is preceded by a pulse that enables the recording of a code send. Therefore, before the arrival of the first code send, the write enable pulse through the control unit 2 transfers the unit from the n-th bit of register 4 to the first bit, which causes the first code send through register 1 and the first subgroup of And 3 schemes to the first t of bits of register 5. The next code package is recorded in the second t of bits of register 5, since the write enable pulse

второй кодовой посылки единица из первого разр да регистра 4 переноситс в его второй разр д. Запись последующих кодовых посылок до (п - 1) -го включительно производитс аналогично. В результате во всех (п- - l) разр дах регистра 5 будет записано п - 1 кодовых посылок. В л-ом такте по и-му импульсу разрешени записи п-й кодовой посылки единица из (п-1)-го разр да регистра 4 переписываетс в п-й разр д. В результате открываютс по вторым входам все схемы «И 6 и 7, и все (п-1)-е кодовые посылки из регистра 5 и п- кодова посылка из регистра 1 выдаютс на информационные выходы устройства 15.The second code parcel unit from the first bit of register 4 is transferred to its second bit. The writing of subsequent code packets to (n - 1) -th inclusive is done similarly. As a result, in all (n - l) bits of register 5, n - 1 code parcels will be recorded. In the lth cycle of the nth impulse to enable the recording of the nth code parcel, the unit from the (n-1) -th bit of the register 4 is rewritten into the nth bit. As a result, all the I and 6 and 7, and all (p-1) -th code parcels from register 5 and p-code packets from register 1 are output to the information outputs of the device 15.

В процессе работы устройства после каждой записи кодовой посылки в регистр 5 регистр 7 устанавливаетс в нуль, а после каждого п-го такта устанавливаетс в нуль регистр 5.During operation of the device, after each entry of the code send to register 5, register 7 is set to zero, and after each nth clock cycle, register 5 is set to zero.

В дальнейшем цикл работы ЗУ повтор етс .In the future, the memory cycle is repeated.

Предмет изобретени Subject invention

Запоминающее устройство, содержащее входной регистр, выходы которого подключены к одним входам схем «И первой группы, выходы которых соединены со входами запоминающего регистра, вторую группу схем «И, первые входы которой подключены к выходам запоминающего регистра, третью группу схем «И и блок управлени , отличающеес тем, что, с целью упрощени устройства и повышени , его быстродействи , оно содержит сдвигающий регистр, входы которого подключены к выходам блока управлени , выходы, кроме последнего, - к другим входам схем «И первой группы, последний выход - ко вторым входам схем «И второй группы и первым входам схем «И третьей группы, вторые входы которой соединены с выходами входного регистра, а выходы - с выходными шинами устройства.A storage device containing an input register whose outputs are connected to one input of the AND schemes of the first group, the outputs of which are connected to the inputs of the storage register, the second group of AND circuits, the first inputs of which are connected to the outputs of the storage register, the third group of AND circuits and the control unit , characterized in that, in order to simplify the device and increase its speed, it contains a shift register, the inputs of which are connected to the outputs of the control unit, the outputs other than the last, to other inputs of the circuits And the first group the last output is to the second inputs of the “And second group” circuits and the first inputs of the “And third group” circuits, the second inputs of which are connected to the outputs of the input register, and the outputs to the output buses of the device.

tt П tP tt Ittt P tP tt It

tt- tt-