SU470927A1

SU470927A1 - The device of the majority decoding with three-time repetition of discrete information

Info

Publication number: SU470927A1
Application number: SU1916921A
Authority: SU
Inventors: Александр Федорович Шалимов; Евгений Владимирович Олеринский
Original assignee: Особое Конструкторское Бюро Вычислительной Техники Рязанского Радиотехнического Института
Priority date: 1973-05-15
Filing date: 1973-05-15
Publication date: 1975-05-15

Description

ни задержки, обеспечиваемой линией задержки 3.no delay provided by the delay line 3.

Во втором такте ириема в выходной регистр сдвига I записываетс «единица только в те разр ды, дл которых открыты схемы «И 4 первой группы, т. е. ранее записанные в контрольный регистр сдвига 2 «единицы совпадают с «единицами второго слова информации , поступившего на вход устройства. По окончании записи в выходной регистр 1 входна информаци через схемы «И 5 поступает в контрольный регистр сдвига 2, при этом в контрольном регистре образуетс сумма по модулю 2, так как выходы схем «И 5 соединены со счетными входами триггеров этого регистра.In the second clock cycle, iriem is written in the output shift register I “unit only in those bits for which the“ AND 4 ”schemes of the first group are open, i.e., the units previously recorded in the shift register 2“ match the “units of the second word of information received to the input of the device. Upon completion of writing to the output register 1, the input information through the And 5 circuits enters the control shift register 2, and the modulo 2 sum is formed in the control register, since the outputs of the And 5 circuits are connected to the counting inputs of the triggers of this register.

В третьем такте приема в выходной регистр 1 через схемы «И записываютс «единицы только в те разр ды, дл которых информаци , ранее записанна в контрольный регистр 2, противоречива (поразр дные суммы по модулю 2 равны «единице), но в третьем слове информаци в этих разр дах «единицы. Остальные разр ды выходного регистра 1 остаетс без изменени . В результате третьего приема на выходном регистре 1 образуетс результат декодировани . Состо ние контрольного регистра сдвига 2 после третьего такта не используетс . По окончании фиксации результата декодировани производитс обнуление обоих регистров, и цикл приема информации повтор етс . Если информаци совпадает после первых двух тактов приема, то она считаетс достоверной, и третий прием вл етс избыточным. Этот момент характеризуетс нулевым состо нием контрольного регистра 2 и на выходе схемы «И 6 по вл етс сигнал, который используетс дл «запроса новой информации в системах передачи с обратными св з ми. При этом уменьшаетс среднее врем декодировани и, следовательно , увеличиваетс быстродействие устройства в целом.In the third reception cycle in the output register 1, through the schemes “I are recorded” units only in those bits for which the information previously recorded in the control register 2 is contradictory (modulo 2 bit amounts equal to “one”), but in the third word the information in these categories “units. The remaining bits of the output register 1 remain unchanged. As a result of the third reception, the result of the decoding is formed on the output register 1. The state of the control shift register 2 after the third clock cycle is not used. After the fixation of the decoding result is completed, both registers are reset and the information receiving cycle is repeated. If the information matches after the first two receive cycles, then it is considered reliable, and the third reception is redundant. This moment is characterized by the zero state of the control register 2 and at the output of the circuit "And 6" a signal appears that is used to "request new information in the feedback systems. This reduces the average decoding time and, consequently, increases the speed of the device as a whole.

Предмет изобретени Subject invention

Устройство мажоритарного декодировани при трехкратном повторении дискретной информации , содержащее контрольный и выходной регистры сдвига и две группы схем «И по числу разр дов в каждом регистре сдвига, причем информационные входы каждой пары схем «И соответствующих разр дов контрольного и выходного регистров сдвига объединены между собой, а входные тактовые импульсы поданы на управл ющие входы схем «И первой группы непосредственно и на управл ющие входы схем «И второй группы - через линию задержки, отличающеес тем, что, с целью упрощени устройства и повышени быстродействи , контрольный регистр выполнен суммирующим по модулю 2 и к его счетным входам подключеныThe majority decoding device with threefold repetition of discrete information containing control and output shift registers and two groups of And schemes by the number of bits in each shift register, with the information inputs of each pair of And schemes of the corresponding control and output shift registers combined with each other, and the input clock pulses are fed to the control inputs of the circuits "And the first group directly and to the control inputs of the circuits" And the second group — through a delay line, characterized in that forgiveness device and speed, the control register is a summation modulo 2 and to its counting inputs are connected

непосредственно выходы схем «И второй группы, при этом единичные выходы этого регистра сдвига подключены через схемы «И первой группы ко входам выходного регистра сдвига, а нулевые выходы - ко входам дополнительной схемы «И.directly the outputs of the circuits “And the second group, while the single outputs of this shift register are connected via the schemes“ And the first group to the inputs of the output shift register, and zero outputs to the inputs of the additional circuit “I.

Вьиод npazp doS IViyod npazp doS I