Claims (3)
возможность сдвига информации на один разр д вправо или влево при подаче соответствутмцих импульсов с формировател управл ющих сигналов. Количество сдвигов записываетс в ре- версивный . счетчик и ач ;:,r::;cfViop величины сдаига. Лналкза;1-;.р зй.л ;чины сдвига вырабг.тывает признах реверса сдв-ига, еспи Н . Тлк как схема работает с обнулением освобождающих с при сдвиге разр дов, то в зависмости от признака направлени сдви га и величины сдвига возможны четыре режима оаботы cxervrhu сдвиг влево при N 2 сдвиг влево при N ё; 5- , сдвиг вправо при N-K и сдви вправо при N . Выполнение операций сдвига при N-S - производитс при заблокированных схемах И, а выполнение сдвигов при -производит лрй наличии управлени схеме И. Кроме того при количестве сдвигов N - перед началом операции в зависимости от направлени сдвига фор мирователь вырабатывает сигнал обну лени младших или старших разр дов сдвига, а после окончани операции сигнал обнулени старших или младши разр дов регистра сдвига. Анализатор окончани сдвига формирует признак конца сдвига либо при нулевом состо нии реверсивного счетчика, ли в случае, когда его состо ние соответствует числу VI . Применение в составе блока определени направлени и количества сдвигов в сдвигателе анализатора ве личины сдвига , формируюиего сигнал инверсии сдвига при N , позвол е сократить врем выполнени опера цик которое не превышает тактов Недостатком данного устройства вл етс зависимость времени выполнени операции от количества сдвиго необходимость затраты дл- обнулени освобождающихс разр дов при N - , а также громоздка схема управлени Цель изобретени - повышение быстродействи . Поставленна цель достигаетс те что устройство /дл сдвига, содержащее формирователь сигналов управлени , одни из ввлходов которого соеди нены с первыми входами сдвигател , сумматор, вход которого подключен к шине направлени и количества сдв гов, выход сумматора соединен со входом формировател сигналов управ лени , и числовую шину, содержит последовательно соединенные регистр приема и хранени информации и формирователь разр дных сигналов результата , выход которого соединен со вторыми входами сдвигател , вход регистра приема и хранени информации соединен с числовой шиной, дру гой выход формировател сигналов управлени подключен ко второму вхо ду формировател разр дкьк сигналов результата, а также тем, что сдвигатель содержит группы элементов И-ИЛИ, причем входы элементов И-ИЛИ первой группы соединены со входами сдвигател , одни из BXO,.J.OB элементов И-ИЛИ каждой группы подключены к выходам элемен.гов И-ИЛИ предьщущей группы, а другие входы к соответствующим первым входам сдвигател , выходы элементов И-ИЛИ каждой группы соединены с одними из входов элементов И-ИЛИ последующей группы, другие входы которых подсоединены к соответствующим первым входам сдвигател , третьи входы элементов И-ИЛИ групп соединены с соответствующими вторь ми входами сдвигател . На фиг.1 изображена функциональна схема предлагаемого устройства/ на фиг.2 - выполнение сдвигател . Предлагаемое устройство содержит регистр 1 приема и хранени информации , числовую шину 2, сумматор 3, шину 4 направлени и количества сдвигов , формирователь 5 сигналов управлени , формирователь б разр дных сигналов результата, сдвигатель 7, выходы 8 и 9 сдвигател . Устройство дл сдвига работает следующим образом. Код числа, подлежащего сдвигу, по шине 2 принимаетс на регистр 1, а код количества и направлени сдвигов по шине 4 - в сумматор 3. В сдвигателе предусмотрены коммутационные св зи только дл сдвига влево, поэтому сдьиг числа вправо на Ы разр дов замен етс циклическим сдвигом влево на и-Н разр дов. Фактическое количество сдвигов вычисл етс в сумматоре 3. Анализиру выходы сумматора 3, формирователь 5 вырабатывает необходимые сигналы управлени дл сдвигател 7, а также дл формировател 6 разр дов результата. Формирователь 6 обеспечивает передачу на сдвигатель 7 при циклическом сдвиге всеУ разр дов с регистра 1, а при сдвиге с обнулением освобождающихс разр дов блокирует передачу на сдвигатель 7 разр дов, подлежащих обнулению. В качестве примера рассмотрим вариант реализации устройства дл сдвига 32-разр дного числа. Функциональна схема такого сдвигател приведена на фиг.2. Сдвигатель 7 дл сдвига 32-разр дного числа содержит три ступени комг-тутации 10 - 12. В рассматриваемом варианте реализован сдвигатель с использованием интегральных схем малой степени интеграции. Перва ступень 10 i-еализована на элементах 2 И--4 ИЛИ, при этом входы i -го разр да соединень. с выходами разр дов 1, (1+8), (1+16), (1+2 4) формировател б, входы (i+l) разр да первой ступени 10 - с разр дами (i+l), (1 +1)+8, (i + l)+16, (i+l)+24 и т.д. Все разр дные св зи выполнены таким образом, что обеспечиваетс циклический сдвиг.. На управл ющие входы элементов 2 И-4 ИЛИ первой ступени 10 заведены с формировател 5 соотйетственно сигналы сдвига на О, 8, 16 и 24 разр да. Втора ступень 11 реализована на элементах 2 И-2 ИЛИ. При этом входы -i-ro разр да соединены с выходами разр дов 1 и i + 4 первой ступени, входы (i+l) разр да второй ступени 11 - разр дами (1+1 ) и (i+l)+ первой ступени 10 и т.д. На управл ющие входы элементов 2 И-2 ИЛИ вт рой ступени 11 заведены соответст-венно сигналы сдвига на О и 4 разр да. Треть ступень 12 реализована ь.а элементах 2 И-4 ИЛИ. При этом входы i -го разр йа соединены с выходами разр дов 1, (-I+l), а+2), (1+3) вто рой ступени, входы (-i+l) разр да третьей ступени - с разр дами {-i+l) (i+lJ+2 и(+1) +3 второй ступени 11 и т.д. На управл ющие входы элементов 2 И-4 ИЛИ третьей ступени 12 заведены соответственно сигйалы сдв «га на О, 1, 2, и 3 разр да. Пример. Сдвиг влево на17 разр дов. При этом формирователь 5 вырабатывает следующие управл ющие сигналы: сдвиг на 16 дл первой ступени 10, сдвиг О дл второй ступени 11 и сдвиг 1 дл третьей ступени 12. Пример2. Сдвиг вправо на 17 разр дов. ПРИ необходимости сдвинуть число на 17 разр дов вправо выполн етс сдвиг на 32-17 15 разр дов влево. При этом формирователь 5 вырабатывает следующие сигналы управлени : дл первой ступени 10 - сдвиг на 8, дл второй ступени 11 - сдвиг на 4 дл третьей ступени 12 - сдвиг на 3 Использование предлагаемого устройства позвол ет построить устройство , врем выполнени сдвига в котором не зависит от количества сдви ров, причем среднее быстродействие h -разр дного устройства сдвигов возрастает в раза по сравнению с известным устройством. Положительный эффект также достигаетс за счет /прощени схемы управлени сдвигателем , так как в предлагаемом устройстве исключаетс необходимость выработки тактированных сигналов управлени последовательно во времени. Формула изобретени 1.Устройство дл сдвига, содержащее формирователь сигналов управлени , одни из выходов которого соединены с первичными входами сдвигател , сумматор, вход которого подключен к шине направлени и количества сдвигов,.выход сумматора соединен со входом формировател сигналов управлени , и числовую шину, о т личающеес тем, что, с целью повышени быстродействи устройства , оно содержит последовательно соединенные регистр приема и хранени информации и формирователь разр дных сигналов результата, выход i oToporo соединен со вторыми входами сдвигател , вход регистра приема и хранени информации соединен с числовой шиной, другой выход формировател сигналов управлени подключен ко второму входу формировател разр дных сигналов результата. 2.Устройство по П.1, от л и ч а ю щ е е с тем, что сдвигатель содержит группы элементов И-ИЛИ, причем входы элементов И-ИЛИ первой группы соединены сО входами сдвигател , одни из входов элементов И-ИЛИ каждой группы подключены к выходам элементов И-ИЛИ предьадущёй группы,. а другие входы - к соответствующим первым входам сдвигател , выходы элементов И-ИЛИ каждой группы соединены с одними из входов элементов И-ИЛИ последующей группы, другие входы которых подсоединены к соответствующим первым входам сдвигател , третьи входы элементов И-ИЛИ групп соединены с соответствующими вторыми входами сдвигател . Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 364965, кл, G11 С 19/00, 1972. the possibility of shifting information by one bit to the right or left when applying the corresponding pulses from the driver of the control signals. The number of shifts is recorded in reverse. counter and ah;:, r ::; cfViop skip values. Lnalkza; 1 - ;. p zy.l; the rank of shift vyrabg.tivaet recognizes the reverse of the yoke, yepi N. Since the circuit works with zeroing of the discharging bits during the shift, then depending on the sign of the direction of the shift and the magnitude of the shift, four modes of operation are possible cxervrhu shift to the left with N 2 shift to the left at N;; 5-, right shift with N-K and right shift with N. Shifting at NS is performed when the AND circuits are blocked, and shifts are performed when the R-control is available. In addition, when the number of shifts is N, before the operation starts, depending on the direction of the shift, the former generates a reset signal for lower or higher bits shift, and after the end of the operation, the signal to reset the high or low bits of the shift register. The analyzer of the termination of a shift forms a sign of the end of the shift or in the zero state of the reversible counter, or in the case when its state corresponds to the number VI. The use in the unit of determining the direction and number of shifts in the analyzer shifter of the shift value that generates the inversion of the shift at N, allows to reduce the execution time of an operation cycle that does not exceed cycles The disadvantage of this device is the dependence of the operation time on the amount of shift required costs for zeroing the release of bits with N -, as well as a cumbersome control circuit. The purpose of the invention is to increase speed. The goal is to achieve that a shift device containing a control driver, one of whose inputs are connected to the first inputs of the shifter, an adder whose input is connected to the directional bus and the number of breaks, the output of the adder is connected to the input of the control signaling generator, and numeric bus, contains serially connected register of receiving and storing information and shaper of result bit signals, the output of which is connected to the second inputs of the shifter, input of the receive register and xp The information is connected to the numeric bus, another output of the control signal generator is connected to the second input of the output signal generator, and also that the shifter contains groups of AND-OR elements, and the inputs of the AND-OR elements of the first group are connected to the shift inputs, one of the BXO, .J.OB elements of the AND-OR of each group is connected to the outputs of the element groups of AND-OR of the previous group, and the other inputs of the corresponding first inputs of the shifter, the outputs of the elements of the AND-OR of each group are connected to one of the inputs of the AND elements LI of the next group, the other inputs of which are connected to respective first inputs of shifter, the third inputs of the AND-OR groups are connected to respective second inputs E shifter. Figure 1 shows the functional diagram of the proposed device / figure 2 - the implementation of the shifter. The proposed device contains a register 1 for receiving and storing information, a numerical bus 2, an adder 3, a bus 4 for direction and number of shifts, a driver 5 for control signals, a driver for bit result signals, a shifter 7, outputs 8 and 9 for the shifter. The shifter operates as follows. The code of the number to be shifted across bus 2 is accepted into register 1, and the code of the number and direction of shifts across bus 4 is transferred to adder 3. The shifter provides switching connections only for left shifting, so the right shift for L bits is replaced by cyclic left shift on i-N bits. The actual number of shifts is calculated in adder 3. By analyzing the outputs of adder 3, shaper 5 generates the necessary control signals for shifter 7, as well as for the former 6 bits of the result. Shaper 6 provides transfer to shifter 7 with cyclic shift of all bits from register 1, and when shifting with zeroing the clearing bits, blocks transfer to shift of 7 bits to be zeroed. As an example, consider an embodiment of a device for shifting a 32-bit number. The functional diagram of such a shifter is shown in FIG. The shifter 7 for shifting the 32-bit number contains three stages of combination 10 - 12. In the considered variant, the shifter is implemented using integrated circuits of a small degree of integration. The first stage 10 of the i-is implemented on the elements 2 AND - 4 OR, with the inputs of the i-th bit of the connection. with outputs of bits 1, (1 + 8), (1 + 16), (1 + 2 4) of former b, inputs (i + l) of the first stage 10 discharge - with bits (i + l), (1 +1) +8, (i + l) +16, (i + l) +24, etc. All bit connections are designed in such a way that a cyclic shift is provided. The control inputs of elements 2 I-4 OR of the first stage 10 are inputted from the driver 5, respectively, shift signals of 0, 8, 16 and 24 bits. The second stage 11 is implemented on the elements 2 AND-2 OR. At the same time, the inputs i-ro of the bit are connected to the outputs of bits 1 and i + 4 of the first stage, inputs (i + l) of the second stage 11 are discharged with the bits (1 + 1) and (i + l) + of the first stage 10, etc. The control inputs of the elements 2I-2 OR in the second stage 11 are connected respectively to the shift signals of O and 4 bits. The third stage 12 is implemented in the elements 2 I-4 OR. In this case, the inputs of the i-th bit are connected to the outputs of bits 1, (-I + l), and + 2), (1 + 3) of the second stage, the inputs (-i + l) of the third stage - with bit dami {-i + l) (i + lJ + 2 and (+1) +3 second stage 11, etc.) The control inputs of elements 2, I-4 OR the third stage 12 are entered, respectively, with sigals of hectare per hectare, 1, 2, and 3 bits. Example: Shift left by 17 bits. The shaper 5 produces the following control signals: a shift by 16 for the first stage 10, a shift O for the second stage 11 and a shift 1 for the third stage 12. Example 2 Shift right by 17 bits. If necessary, shift The number by 17 bits to the right is shifted by 32-17 to 15 bits to the left, while shaper 5 produces the following control signals: for the first stage 10, the shift by 8, for the second stage 11, the shift by 4 for the third stage 12 - shift by 3 The use of the proposed device makes it possible to build a device whose shift time does not depend on the number of shifts, and the average performance of the h-discharge shift device increases in time as compared with the known device. A positive effect is also achieved due to / forgiveness of the shifter control circuit, since the proposed device eliminates the need for generating timed control signals sequentially in time. Claim 1. A shift device containing a control driver, one of the outputs of which is connected to the primary inputs of the shifter, an adder whose input is connected to the directional bus and the number of shifts, the output of the adder is connected to the input of the control signaling generator, and a word line, It is characterized by the fact that, in order to increase the speed of the device, it contains serially connected registers of receiving and storing information and a shaper of result discharge signals, the output i oToporo is connected the second inputs of the shifter, the register receiving and storing information input coupled to word line, the other output of the control signals connected to the second input of the bit result signals. 2. The device according to A.1, from the fact that the shifter contains groups of elements AND-OR, and the inputs of the elements AND-OR of the first group are connected with the inputs of the shifter, one of the inputs of the elements AND-OR each the groups are connected to the outputs of the AND-OR elements of the previous group ,. and the other inputs to the corresponding first inputs of the shifter, the outputs of the elements AND-OR of each group are connected to one of the inputs of the elements AND-OR of the subsequent group, the other inputs of which are connected to the corresponding first inputs of the shift, the third inputs of the elements of the AND-OR groups are connected to the corresponding second the inputs of the shifter. Sources of information taken into account in the examination 1. USSR author's certificate number 364965, class, G11 C 19/00, 1972.
2.А торское свидетельство СССР № 427388, кл. -G11 С 19/00, 1975. 2.A certificate of the USSR No. 427388, cl. -G11 C 19/00, 1975.
3.. Авторское свидетельство СССР № 382146,.кл. 11 С 19/00, 1972 (прототип).3 .. USSR Author's Certificate No. 382146, .kl. 11 C 19/00, 1972 (prototype).