SU894714A1 - Microprocessor module - Google Patents

Microprocessor module Download PDF

Info

Publication number
SU894714A1
SU894714A1 SU792786482A SU2786482A SU894714A1 SU 894714 A1 SU894714 A1 SU 894714A1 SU 792786482 A SU792786482 A SU 792786482A SU 2786482 A SU2786482 A SU 2786482A SU 894714 A1 SU894714 A1 SU 894714A1
Authority
SU
USSR - Soviet Union
Prior art keywords
bus
output
buses
input
control
Prior art date
Application number
SU792786482A
Other languages
Russian (ru)
Inventor
Михаил Аркадьевич Гладштейн
Вячеслав Алексеевич Баскаков
Валерий Михайлович Комаров
Original Assignee
Рыбинский Авиационный Технологический Институт
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Рыбинский Авиационный Технологический Институт filed Critical Рыбинский Авиационный Технологический Институт
Priority to SU792786482A priority Critical patent/SU894714A1/en
Application granted granted Critical
Publication of SU894714A1 publication Critical patent/SU894714A1/en

Links

Landscapes

  • Advance Control (AREA)

Description

(5) МИКРОПРОЦЕССОРНЫЙ МОДУЛЬ(5) MICROPROCESSOR MODULE

Изобретение относитс  к,вычислительной технике и может быть примене но при построении однородных универсальных ЭВМ. Известны микропроцессорные модули , содержащие триггеры и группы шин управлени  Недостаток таких микропроцессорных модулей - ограниченные функциональные возможности. Наиболее близким к предлагаемому  вл етс  микропроцессорный модуль, содержащий регистр, группы шин управлени , входные и выходные шины данных, шины переноса, шины обратной св зи и шину тактовых имПульсов 1,2 Недостаток известного микропроцессорного модул  ограниченные функциональные возможности, обуслов ленные тем, что каждый разр д резул тата и перенос описываютс  ограниченным набором переключательных . функций трех аргументов: разр дов операндов и переноса из прудыдущего разр да.Микропроцессорный модуль позвол ет реализовать всего лишь шесть основных операций, выполн емых за один такт синхронизации: арифметическое сложение в дополнительных кодах, поразр дные логические сложени , умножение и инверси  суммы по модулю два, сдвиг вправо и влево на один разр д. Цель изобретени  - расширение функциональных возможностей микропроцессорного модул  за счет увеличени  числа арифметико-логических операций. Поставленна  цель достигаетс  тем, что в микропроцессорный модуль, содержащий триггеры нулевого и первого разр дов, входы синхронизации которых соединены с шиной тактовых импульсов, введены четыре мультиплексора , причем перва  группа шин управлени  соединена с информационными входами первого мультиплексора , первый управл ющий вход которого соединен с первым управл ющим входом второго мультиплексора, второй управл ющий вход которого соединен с входной шиной переноса и со вторым управл ющим входом первого мультиплексора , третий управл ющий вход которого соединен с первой входной шиной данных и с третьим управл ющим входом второго мультиплексора, четвертый управл ющий вход которого соединен с выходной шиной обратной св зи, первой выходной шиной данных, выходом триггера нулевого разр да и с четвертым управл ющим входом первого мультиплексора, выход которого соединен с первой выходной шиной переноса, втора  выходна  шина переноса соединена с выходом третьего мультиплексора, первый управл ющий вход которого соединен со входной шиной обратной св зи и с первым управл ющим входом четвертого мультиплексора , второй управл ющий вход которого соединен с первой выходной шиной переноса и со вторым управл ющим входом третьего мультиплексора, третий управл ющий вход которого соединен со второй входной шиной данных и с третьим управл ющим входом четвертого мультиплексора, четвертый управл ющий вход которого соединен с выходом триггера первого разр да, со второй выходной шиной данных, с первым управл ющим входом первого мультиплексора и с четвертым управл ющим входом третьего мультиплексора , информационные входы которого соединены с первой группой шин управлени  | информационные входы второго и четвертого мультиплексоров соединены со второй группой шин управлени , выходы второго и четвертого мультиплексоров соединены с D-входами триггеров нулевого и первого разр дов соответственно, перва  и втора  асинхронные шины данных соединены соответственно с D-входами триггеров нулевого и первого разр дов.The invention relates to computing technology and can be applied in the construction of homogeneous universal computers. Microprocessor modules are known that contain triggers and control bus groups. The disadvantage of such microprocessor modules is their limited functionality. Closest to the present invention is a microprocessor module comprising a register, control bus groups, input and output data buses, transfer buses, feedback buses, and clock pulses 1.2. The disadvantage of the known microprocessor module is that The discharge of the result and the transfer are described by a limited set of switches. functions of three arguments: bits of operands and transfer from the previous bit. The microprocessor module allows only six basic operations to be performed in one synchronization cycle: arithmetic addition in additional codes, random logic additions, multiplication and inversion of the sum modulo two , shifting right and left by one bit. The purpose of the invention is to expand the functionality of the microprocessor module by increasing the number of arithmetic logic operations. The goal is achieved in that a microprocessor module containing zero and first bit triggers, whose synchronization inputs are connected to the clock bus, has four multiplexers, the first group of control buses is connected to the information inputs of the first multiplexer, the first control input of which is connected to the first control input of the second multiplexer, the second control input of which is connected to the input transfer bus and the second control input of the first multiplexer, the third the control input of which is connected to the first input data bus and to the third control input of the second multiplexer, the fourth control input of which is connected to the output feedback bus, the first output data bus, the zero-trigger output and the fourth control input of the first multiplexer the output of which is connected to the first output transfer bus, the second output transfer bus is connected to the output of the third multiplexer, the first control input of which is connected to the input feedback bus and to the first the control input of the fourth multiplexer, the second control input of which is connected to the first output transfer bus and the second control input of the third multiplexer, the third control input of which is connected to the second input data bus and the third control input of the fourth multiplexer, fourth control input which is connected to the trigger output of the first bit, to the second output data bus, to the first control input of the first multiplexer and to the fourth control input of the third multiplexer, the formation inputs of which are connected to the first group of control buses | the information inputs of the second and fourth multiplexers are connected to the second group of control buses, the outputs of the second and fourth multiplexers are connected to the D inputs of the zero and first bit triggers, respectively, the first and second asynchronous data buses are connected to the D and first trigger triggers, respectively.

На чертеже представлен микропроцессорный модуль, фун| циональна  схема.The drawing shows a microprocessor module, fun | national scheme.

Микропроцессорный модуль содержит триггеры 1 и 2 нулевого и первого разр дов,первую и вторую группы шин 3 и k управлени ,первую и вторую входные шины 5 и 6 данных, первую и вторую выходные шины 7 и 8 данных.The microprocessor module contains triggers 1 and 2 of zero and first bits, the first and second groups of control buses 3 and k, the first and second input buses 5 and 6 of data, the first and second output buses 7 and 8 of data.

входную шину 9 переноса, первую и вторую выходные шины 10 и 11 переноса , входную и выходную шины 12 и 13 обратной св зи и шину тактовых импульсов, первый, второй, третий и четвертый мультиплексоры ISIS , первую и вторую выходные асинхронные шины 19 и 20 данных.input transfer bus 9, first and second output buses 10 and 11 of transfer, input and output buses 12 and 13 of feedback, and clock bus, first, second, third ISIS multiplexers, first and second data asynchronous buses 19 and 20 .

Микропроцессорный модуль работает следующим образом.The microprocessor module works as follows.

Двоичный код, подаваемый по шинам групп шин 3 и 4 управлени , задает вид реализуемой модулем операции над двум  операндами, один из которых записан в триггеры 1 и 2, а второй установлен на входных шинах 5 и.6 данных. На выходах мультиплексоров 1б и 18 формируютс  соответственно нулевой и первый разр ды кода результата операции. При этом, i-ый разр д результата (нулевой или первый) есть переключательна  функци  четырех аргументов: сигнала на 1-той выходной шине данных (первой 7 или второй 8); сигнала на 1-той: входной шине данных (первой 5 или второй 6), сигнала переноса, поступающего по входной шине 9 переноса или непосредственно с выхода мультиплексора 15 и сигнала обратной св зи поступающего непосредственно с перво выходной шины -8 данных или по входной шине 12 обратной св зи. Вид этой функции определ етс  двоичным кодом подаваемым по шинам группы шин управлени .The binary code supplied over the buses of the bus groups 3 and 4 of the control defines the type of operation performed by the module on two operands, one of which is recorded in the triggers 1 and 2, and the second is installed on the input buses 5 and 6 of the data. At the outputs of multiplexers 1b and 18, the zero and first bits of the operation result code are formed, respectively. In this case, the i-th bit of the result (zero or first) is the switching function of four arguments: the signal on the 1st output data bus (the first 7 or the second 8); signal on the 1st one: input data bus (first 5 or second 6), a transfer signal coming on the input transfer bus 9 or directly from the output of the multiplexer 15 and a feedback signal coming directly from the first output -8 data bus or on the input bus 12 feedback. The appearance of this function is determined by the binary code supplied by the control bus group bus.

Одновременно на выходах мультиплексоров 15 и 17 формируютс  сигналы переноса соответственно из нулевого и первого разр дов модул , которые поступают на выходные шины 10 и 11 переноса. Сигналы переноса  вл ютс  переключательными функци ми тех же самых четырех аргументов, что и сигналы результата операции. Вид этих функций определ етс  двоичным кодом, подаваемым по шинам группAt the same time, at the outputs of the multiplexers 15 and 17, transfer signals are formed, respectively, from the zero and first bits of the module, which are fed to the output output buses 10 and 11. The transfer signals are switching functions of the same four arguments as the signals of the result of the operation. The form of these functions is determined by the binary code supplied by group buses.

ШИН 3 управлени .TIRES 3 control

По фронту тактового импульса, поступающего по шине If на входы синхронизации триггеров 1 и 2, происходит запись кода результата опера ции с асинхронных выходных шин 19 и 20 данных в разр ды триггеров 1 и 2. Этот код подаетс  на выходные шины 7 и 8 данных. Одновременно си1- нал с выхода триггера 1 нулевогоOn the clock edge coming through the If bus to the synchronization inputs of the flip-flops 1 and 2, the operation result code from the asynchronous output buses 19 and 20 of the data is written to the bits of the triggers 1 and 2. This code is fed to the output buses 7 and 8 of the data. At the same time, the trigger is 1 from the output of trigger 1 of zero

разр да поступает на выходную шину 13 обратной св зи. Код, записанный в триггерах 1 и 2, остаетс  неизменным до прихода фронта следующего тактового импульса.the bit enters the output bus 13 of the feedback. The code written in triggers 1 and 2 remains unchanged until the front of the next clock pulse arrives.

Использование изобретени  позвол ет расширить функциональные возможности устройства за счет обеспечени  реализации .29.967-296 (количество возможных кодовых комбинаций на шинах первой и второй групп шин управлени ) различных арифметико-логических операций с двум  операндами, кажда  из которых выполн етс  за один такт синхронизации .The use of the invention allows to expand the functionality of the device by providing the implementation of .29.967-296 (the number of possible code combinations on the buses of the first and second groups of control buses) of various arithmetic logic operations with two operands, each of which is performed in one clock cycle.

Это обусловлено тем, что каждый разр д результата и переноса описываютс  полным набором .всех возможных переключательных функций четырех аргументов: разр дов операндов, переноса из предыдущего разр да и сигнала обратуной св зи из последующего разр да.This is due to the fact that each bit of the result and the transfer is described by a complete set of all possible switching functions of four arguments: the bits of the operands, the transfer from the previous bit, and the back coupling signal from the next bit.

Предлагаемый микропроцессорныйThe proposed microprocessor

модуль позвол ет реализовать все шестнадцать поразр дных логических операций, из которых лишь три выполн ютс  в известном устройстве, а также совмещенные операции, например арифметическое сложение в дополнительных кодах с одновременным инвертированием или другим преобразованием кода результата, и т.п.the module allows for all sixteen bit logical operations, of which only three are performed in a known device, as well as combined operations, such as arithmetic addition in additional codes with simultaneous inversion or other conversion of the result code, etc.

Реализаци  за один такт совмещенных арифметико-логических операций позвол ет повысить быстродействие предлагаемого модул  по сравнению с известным.The implementation of combined arithmetic-logical operations per cycle allows to increase the speed of the proposed module in comparison with the known one.

Claims (2)

1.Патент Японии W 52-13706, кл. 98 (5) D1, 1977.1. Japanese Patent W 52-13706, cl. 98 (5) D1, 1977. 2.Зарубежна  электронна  техника . 1977, № 9, с. 19-21 (прототип).2. Foreign electronic equipment. 1977, No. 9, p. 19-21 (prototype).
SU792786482A 1979-06-22 1979-06-22 Microprocessor module SU894714A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU792786482A SU894714A1 (en) 1979-06-22 1979-06-22 Microprocessor module

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU792786482A SU894714A1 (en) 1979-06-22 1979-06-22 Microprocessor module

Publications (1)

Publication Number Publication Date
SU894714A1 true SU894714A1 (en) 1981-12-30

Family

ID=20836430

Family Applications (1)

Application Number Title Priority Date Filing Date
SU792786482A SU894714A1 (en) 1979-06-22 1979-06-22 Microprocessor module

Country Status (1)

Country Link
SU (1) SU894714A1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2295751C2 (en) * 2005-05-17 2007-03-20 Борис Михайлович Власов Method and device for executing arithmetic and logical operations

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2295751C2 (en) * 2005-05-17 2007-03-20 Борис Михайлович Власов Method and device for executing arithmetic and logical operations

Similar Documents

Publication Publication Date Title
EP0224004A3 (en) Interconnected multiport flip-flop logic circuit interconnected multiport flip-flop logic circuit
SU894714A1 (en) Microprocessor module
US3697735A (en) High-speed parallel binary adder
SU842789A1 (en) Microprocessor section
US4958313A (en) CMOS parallel-serial multiplication circuit and multiplying and adding stages thereof
SU962916A1 (en) Arithmetic logic moduls
SU1497614A1 (en) Device for dividing binary numbers
SU864340A1 (en) Information shifting device
SU881735A1 (en) Number sorting device
SU790304A1 (en) Switching device
SU480080A1 (en) Walsh function generator
SU805415A1 (en) Shift register
SU666583A1 (en) Shift register
SU961151A1 (en) Non-binary synchronous counter
SU1238098A1 (en) Polyfunctional module
SU364965A1 (en) ONE-TACTIFIER SvJfcUUfUciltAifl
SU809387A1 (en) Shifting device
SU822180A1 (en) Arithmetic-logic device
SU1277387A2 (en) Pulse repetition frequency divider
SU690477A1 (en) Digital device for modulo limiting
US3343137A (en) Pulse distribution system
SU593317A1 (en) Reversible shift register
SU875462A1 (en) Shift register
SU1401448A1 (en) Apparatus for implementing boolean symmetrical functions
SU454548A1 (en) Node for sorting information