SU544960A1

SU544960A1 - Square root extractor

Info

Publication number: SU544960A1
Application number: SU1913685A
Authority: SU
Inventors: Виталий Петрович Боюн; Леонид Григорьевич Козлов; Владимир Михайлович Михайлов
Original assignee: Ордена Ленина Институт Кибернетики Ан Украинской Сср
Priority date: 1973-04-23
Filing date: 1973-04-23
Publication date: 1977-01-30

Description

1one

Изобретение относитс к области автоматики и вычислительпой техники и предназначено дл специализированных вычислительных устройств и функциональных преобразователей информации.The invention relates to the field of automation and computer technology and is intended for specialized computing devices and functional information converters.

Р1звестно устройство дл извлечени квадратного корн , состо щее из «-разр дного приемного регистра с возможностью сдвига на два разр да влево, (/г-f-l)-разр дного сумматора и знакового разр да с возможностью сдвнга на два разр да, регистра результата со сдвигом на один разр д, групп элементов И пр мого и инверспого кода. Врем вычислени квадратного корн не зависит от кода подкореиного выражени , а зависит только от его разр дности н определ етс зависимостью 2п тактов, где п - количество разр дов приемного регистра 1.A device for extracting a square root, consisting of a--discharge reception register with a possibility of shifting two digits to the left, ((yr-fl) -discharge adder and a sign digit with the possibility of sdvnging for two bits, the result register with shift by one bit, groups of elements And direct and inverso code. The time for calculating the square root does not depend on the code of the subcoreic expression, but depends only on its width and is determined by the dependence of 2p cycles, where n is the number of bits of the receiving register 1.

Недостатками этого устройства вл ютс большой объем аппаратурных затрат, сложное устройство унравлени и ннзкое быстродействие .The disadvantages of this device are a large amount of hardware costs, a sophisticated leveling device, and poor performance.

Известно устройство дл вычислени квадратного корн , содержащее два п-разр дных сумматора, два д-разр дных сдвигающих регистра , схемы формировани приращений схемы управлени и группы элементов И 2.A device is known for calculating the square root, which contains two n-bit adders, two d-bit shift registers, control circuit formation circuits, and a group of I 2 elements.

Недостаток этого устройства - больщне аппаратурные затраты.The disadvantage of this device is more hardware costs.

Известно также устройство дл извлечени It is also known a device for extracting

квадратного корн , наиболее близкое по техническому рещению к изобретенню, содержащее блок управлени , сумматор, регистр, триггер , одновибратор, элементы И, элементы задержки . Входы младщих четных разр дов сумматора соединены через первую груниу элементов И с выходами нечетных разр дов регистра, один из входов которого через второй элемент И и первый элемент задержкиsquare root, the closest to the technical solution to the invention, containing the control unit, adder, register, trigger, one-shot, And elements, delay elements. The inputs of the younger even digits of the adder are connected via the first element of the AND elements to the outputs of the odd register bits, one of the inputs of which is through the second element AND and the first delay element

подключен к вторым входам первой и щестой групп элементов И и к выходу одиовибратора , а вход одновибратора - к другому входу второго элемента И и выходу триггера, один из входов которого подсоединен к выходу переполненп сумматора 3.connected to the second inputs of the first and second groups of elements And to the output of the odiovibrator, and the input of the one-vibrator to the other input of the second element And and the output of the trigger, one of the inputs of which is connected to the output of an overflow of the adder 3.

Такое устройство имеет низкое быстродействие , иоскольку искома величииа накаиливаетс последовательно ио единице, начина с нулевого значени .Such a device has a low speed, and since the desired magnitude is sequentially sequenced to one, starting at zero.

Цель изобретени - повышение быстродействи устройства.The purpose of the invention is to increase the speed of the device.

Это достигаетс тем, что в устройство введены узлы разделени сумматора, узлы разделени начального приближени . Выходы узлов разделени начального приближени подключены к установочным входам регистра и к первым входам третьей группы элемеитов И, а входы узлов начального приближени через четвертую группу элементов И - к соответствующим выходам сумматора. Другие входыThis is achieved in that the division units of the adder, the division units of the initial approximation are introduced into the device. The outputs of the initial approximation separation nodes are connected to the register setup inputs and to the first inputs of the third group of elements I, and the inputs of the initial approximation nodes through the fourth group of elements I to the corresponding outputs of the adder. Other entrances

элементов И четвертой группы подсоединены к выходам последовательно соединенных элементов И п той группы, другие входы которых подключены к соответствующим выходам сумматора , а входы первых элементов li четвертой и п той групп - к выходу блока управлени и через третий п второй элемент задержки к другому входу трпггера. Входв нечетных младших и старших разр дов сумматора соединены соответственно через узлы разделени сумматора и непосредственно с элементами И третьей группв, вторые входы которых подключены к выходу третьего элемента задержки , а другие входы узлов разделени сумматора, кроме первого узла разделени , через шестую группу элементов И - с соответствуюш ,нмп выходами регистра. Другой вход первого узла разделени сумматора подключен к выходу одиовибратора.elements of the fourth group are connected to the outputs of series-connected elements of the fifth group, the other inputs of which are connected to the corresponding outputs of the adder, and the inputs of the first li elements of the fourth and fifth groups to the output of the control unit and through the third fifth the second delay element to the other input of the triggers . The odd low and high bits of the adder are connected respectively through the splitter nodes of the adder and directly to the AND elements of the third group, the second inputs of which are connected to the output of the third delay element, and the other inputs of the splitter nodes of the adder, except the first separation node, through the sixth group of I elements with corresponding, nmp register outputs. The other input of the first splitter of the adder is connected to the output of the odiovibrator.

Блок-схема предложеппого устройства приведеиа па чертеже.Block diagram of the proposed device for drawing the drawing.

Устройство состоит из сумматора 1, узлов 2 разделени сумматора, группы элементов И 3, эле1мента И 4, групп элемептов И 5-8, регистра 9, элементов задержки 10, 11, 12, узла 13 разделени начального ирнближени , триггера 14, одновибратора 15 и блока управлени 16.The device consists of adder 1, node 2 of division of adder, group of elements I 3, element I 4, groups of elemets And 5-8, register 9, delay elements 10, 11, 12, node 13 of separation of initial approximation, trigger 14, one-shot 15 and control unit 16.

Работает устройство следуюшпм образом.The device works in the following way.

В начале операции пзвлеченн корн значение подкоренной величины в обратном коде заноситс в сумматор 1, триггер 14 устанавливаетс в нулевое состо ние. Блок уиравлени 16 выдает сигнал иачала работы, разрешаюш ,ий прохождепие импульса с выхода самого старшего разр да сумматора 1, который находитс в нулевом состо нии, на выход узла 13 разделени начального приближени . Код начального ириближенп с выхода узла разделени начального нрнблпжени заиисываетс в соответствуюпхпе разр ды регистра 9 и через врем , определ емое третьим элементом задержки 12, через первую группу элементов И 3 в соответствующие разр ды сумматора 1, где он суммируетс с обратным кодом подкоренной величнны. Через врем , определ емое вторым элементом задержки II, триггер 14 устанавливаетс в единичное состо ние и запускает одновпбратор 15, выходные пмпульсы которого переписывают через первую 3 п шестую 8 группу элементов И содержимое регистра 9 в сумматор 1 со сдвигом на один разр д влево, заппсывают через первый узел 2 разделенн сумматора едннину в младший разр д сумматора 1 и через врем , определ емое первым элементом задержкп 10, через второй элемент PI 4 - единицу в младший разр д регистра.At the beginning of the operation, the extracted root value of the root value in the reverse code is entered into the adder 1, the trigger 14 is set to the zero state. The accumulation unit 16 generates a signal and the start of operation, permitting the pulse to pass from the output of the highest bit of the adder 1, which is in the zero state, to the output of the initial approximation separation unit 13. The initial and source code from the output of the initial subdivision split node is mapped to the corresponding register bit 9 and through the time determined by the third delay element 12, through the first group of elements And 3 to the corresponding bits of the adder 1, where it is summed with the inverse code of the common root. After the time determined by the second delay element II, the trigger 14 is set to one and starts a single clock 15, the output pulses of which are copied through the first 3 to sixth 8 groups of elements AND the contents of register 9 to adder 1 are shifted by one bit to the left through the first node 2 divided by the adder one to the low-order bit of the adder 1 and after the time determined by the first element of the delay 10, through the second element PI 4 - one to the low-order bit of the register.

Процесс вычислени результата продолжаетс до тех нор, нока в сумматоре 1 не произойдет переполнени . Имнульс переполнени устанавливает триггер 14 в нулевое состо иие, который закрывает второй элемент И 4 и занрещает нрохожденне нмпульсов с выхода одновнбратора 15 на вход регнстра 9.The process of calculating the result continues until the holes in the adder 1 does not overflow. The overflow pulse sets the trigger 14 to the zero state, which closes the second element I 4 and prevents the output pulses from the output of the single-oscillator 15 to the input of the register 9.

Технико-экономический эффект, который достигнут за счет введени узлов разделени сумматора, узлов разделени начального приближени , групп элементов И п двух элементов задержки, а также новых св зей между блокамп, состоит в том, что нрн вычислении квадратного корн быстродействие нредлагаемого устройства от 2 до раз (где п - количество разр дов регистра) выше быстродействп известных устройств.The technical and economic effect, which is achieved by introducing the adder separation nodes, the initial approximation separation nodes, the groups of elements And n of the two delay elements, as well as the new connections between the blockcamps, consists in the fact that in calculating the square root the speed of the proposed device from 2 to times (where n is the number of register bits) is higher than the speed of known devices.

Claims

1. Paperov A. A. Logpcheskpe basics of the Central Bank M., Sov. Radio, 1972, p. 253-259.

2. King V. Ya., Oransky A. M., Reichenberg A. L. High-speed iteration

methods for calculating the square root. - AT

book: Theory and application of systematic machines. Ed. A.M. Orange Minsk, 1972, p. 160-166.

3. Butaev G.M., Romashkin V.S. Digital devices for square-root extraction. Moscow, Automation and Instrumentation, 1963, Л 3.