SU485502A1

SU485502A1 - Shift register

Info

Publication number: SU485502A1
Application number: SU1853306A
Authority: SU
Inventors: Леонид Емельянович Ящук
Original assignee: Одесский Электротехнический Институт Связи Им.А.С.Попова
Priority date: 1972-12-06
Filing date: 1972-12-06
Publication date: 1975-09-25

Description

Изобретение относитс к вычислитепь- 1 ной технике к может быть использовано : при построении . арифметических устройств электронных вычислительных машин.The invention relates to a computational technique to can be used: in the construction. arithmetic devices of electronic computers.

Известны регистры сдвига, содержащие 5 статические триггеры с раздельными и счетными входами, нулевые выходы которых подключены к первым входам элементов совпадени первой группы, а единичные - к первым входам элементов совпа- 10 дений второй груплы, ввдхрды элементов совнадени первой и второй группы подключены соответстве но к единичным и нулевым входам триггеров последующего разр да, вторые входы элементов совпадени первой и вто рой групп подключены к шине сдвига, ко вторым входам первого триггера подключены щины входных сигналов, нулевые выходы триггеров подключены к первым входам элементов совпадени третьей группы.20The shift registers are known, containing 5 static triggers with separate and counting inputs, zero outputs of which are connected to the first inputs of the first group of matching elements, and single ones to the first inputs of the same group of elements of the second group, the first and second group of the corresponding elements are connected the single and zero inputs of the next-bit triggers, the second inputs of the first and second groups of matching elements are connected to the shear bus, the input signals are connected to the second inputs of the first trigger, the zero outputs of the flip-flops are connected to the first inputs of the match elements of the third group.

Однако на преобразование отрицательных . икфр кода числа требуетс значительна затрата времени, обусловленна необходимостью выполнени операции вычитани .I 25However, the conversion is negative. The number code of the code takes a considerable amount of time due to the need to perform the subtraction operation .I 25

Цель изобретени - повышение быстродей ;тви регистра. Достигаетс это благодар тому, что в регистре вторые входы элементов совладе:.. третьей группы соединены с нулевым выходом триггера первого разр да, третьи входы подключены к : .выходам элементов совпадени третьей группы предыдущего разр да и к первым входам элемектов совпадени четвертой группы :„ .данного разр да, вторые входы которых соединены.с одной из шин .входных сигналов, а выходы - со счетными входами триггеров данного разр ди, при этом первый вход элемента совпадени четвертой группы второго разр да соединен с нулевым выходом триггера первого разр да.The purpose of the invention is to increase the speed; twi register. This is achieved due to the fact that in the register the second inputs of the co-ownership elements: .. of the third group are connected to the zero output of the first bit trigger, the third inputs are connected to: the outputs of the matching elements of the third group of the previous bit and to the first inputs of the coincidence elements of the fourth group: of this bit, the second inputs of which are connected to one of the busses of input signals, and the outputs to the counting inputs of flip-flops of this bit, while the first input of the coincidence element of the fourth group of the second bit is connected to zero output m first trigger discharge.

Преобразование отрицательных ци4 кода числа в данном устройстве основано на том, что вычитание единицы из произвольного двоичного числа равносильно инвертированию группы цифр его младших разр дов, представл ющих собой целую степень двойки, т. е. группы вида 1, ip, : 100 ... На чертеже приведена функциональна схема регистра сдвига. Справа изображенпервый (младший) разр д, слева - послед.ний (старший). Цепи гашени и выдачи кода числа, не имеющие непосредственного отношени к работе регистра, на чертеже не показаны. Регистр выполнен на статических триггерах 1 с раздельными и счетными входа .ми. Цепи сдвига кода числа влево (от млад ших разр дов к старшим) выполнены на элементах И 2 совпадени первой группы и элементах И 3 совпадени второй группы, включенных во все; разр ды регистра, кроме первого. Первые входы элементов 2 и 3 соединены соответственно с нулевыми и единичными выходами триггеров 1 предыдущего разр да, вторые входы - с шиной 4 сигнала сдвига, а выходы - соответстве но с н :;левыми и единичными входами триГ геров 1 данного разр да. Нулевой и единичный входы триггера, 1 первого разр да соединены соответственно с шинами 5 и 6 сигналов нулевой и положительной цифр коца числа. Цепи преобразовани отрицательной цифры кода числа выполнены на элементах И 7 совпадени третьей группы включенных во все разр ды регистра, кроме первого и последнего, и элементах И 8 сов- дадени четвертой группы, включенных во все разр ды регистра, кроме первого. Пер вые входы элементов 7 соединены с нулевыми выходами триггеров 1 данного разр да . Вторые входы элементов 7 и первый вход элемента 8 второго разр да соединены с нулевым выходом триггера 1 первого разр да. Выходы элементов 3 предыдущего разр да сое динены с третьими входами элементов 7и первыми входами эле ментов 8 данного разр да. Вторые входы элементов 8 и счетный вход триггера 1 первого разр да соединены с шиной 9 сигнала отрицательной цифры кода числа, а вы ходы элементов 8 - со счетными входами триггеров 1 данного разр да. Работа устройства происходит следующим образом. Сдвиг кода числа на один разр д осуществ етс путем подачи импульса сдвиггГна шину 4. При этом триггеры 1 через элементы 2 3, подготовленные к срабатыванию сигнала ми с нулевого или единичного выходов триггера 1 предыдущего разр да, устанавливаютс соответственно в нулевое или единичное состо ние. Занесение цифр О или кода числа триггер 1 первого разр да осуществл - етс соответственно путем подачи импуль ра занесени на шины 5 или 6. Преобразование кода числа осуществл етс путем подачк импульса преобразавани на шину 9. При этом состо ние триггера 1 первого разр да и триггеров 1 тех младших разр дов, элемацты 8 которых подготовлены к срабатыванию , одновременно измен ютс на противоположные , т. 8. инвертируютс . Как видно из чертежа, элемент 8 второго разр да подготовлен к срабатыванию, если в триггере 1 первого разр да записан куль, а элемент 8 каждого из после- дующих разр дов подготовлен к срабаты- ванию, если открыт элемент 7 предыдущего разр да. В. cBoto очередь, элемент 7 данного разр да открыт только в том случае , если в триггере 1 этого разр да и в триггерах 1 всех предыдущих разр дов записаны нули. Это означает, что подготовглены к срабатыванию элементы 8 всех разр дов инвертируемой группы цифр. Построение схемы учитывает то обсто тельство , что формирование инвертируемой группы цифр происходит в процессе выполнени сдвигов в регистре. Если при очередном сдвиге в триггер 1 первого разр да регистра записываетс , нуль, то ранее образованна инвертируема группа удлин етс на одну цифру. При этом открываетс только один элемент 7, соответствующий разр ду инвер- тируе14ой группы, в триггере 1 которого до сдвига была записана- едидаца. Состо ни же остальных разр дов инвертируемой группы, в триггерах 1 которых были записаны нули, не измен ютс , вследствие чего соответствующие им элементы 7 продолжают octaвaтьc открытыми. Если при очередном сдвиге в триггер 1 первого разр да регистра записываетс единица, то ранее образованна инвертируема группа цифр перестает существо- i вать, поскольку наличие единицы в младшем разр де означает начало формировани новой инвертируемой группы. При этом все ранее открытые элементы 7 одновременно закрываютс по своим вторым входам , соединенным с нулевым выходом триггера 1 первого разр да регистра. Таким образом, независимо от значени цифры, записываемой в триггер 1 первого разр да, выработка управл ющих сигналов на выходах элементов 7 и, следовательно , подготовка к срабатьшанию соответствующих элементов 8 происходит практически одновременно с выполнен)ф1 сдвигов в регистре.The conversion of negative ci4 code numbers in this device is based on the fact that subtracting a unit from an arbitrary binary number is equivalent to inverting a group of digits of its lower-order bits that are an integer power of two, i.e., a group of the form 1, ip,: 100 ... The drawing shows the functional scheme of the shift register. On the right is the first (younger) bit, on the left - the last (senior) bit. The chains for quenching and issuing a number code that are not directly related to the operation of the register are not shown in the drawing. The register is executed on static triggers 1 with separate and counting inputs. The shift chains of the number code to the left (from the lowest bits to the older ones) are made on the AND 2 elements of the first group and the AND 3 elements of the second group included in everything; register bits, except the first. The first inputs of elements 2 and 3 are connected respectively to the zero and single outputs of the previous 1 trigger, the second inputs are connected to the 4 shift signal bus, and the outputs correspond to n:; the left and single inputs of the triGer 1 of this bit. The zero and single inputs of the trigger, 1 of the first bit are connected respectively to buses 5 and 6 of the signals of zero and positive digits of the ring number. Negative digit number conversion circuits are made on AND elements 7 of the third group included in all bits of the register except the first and last, and elements AND 8 of the fourth group included in all bits of the register except the first. The first inputs of elements 7 are connected to the zero outputs of the flip-flops 1 of this bit. The second inputs of the elements 7 and the first input of the element 8 of the second bit are connected to the zero output of the first trigger 1. The outputs of elements 3 of the previous bit are connected to the third inputs of elements 7 and the first inputs of elements 8 of this bit. The second inputs of elements 8 and the counting input of trigger 1 of the first bit are connected to bus 9 of the negative digit code of the number code, and the outputs of elements 8 are connected to the counting inputs of flip-flops 1 of this bit. The operation of the device is as follows. The code shift of the number by one bit is accomplished by applying a pulse to the bus 4 bus. In this case, the triggers 1 through the elements 2 3 prepared for triggering by signals from the zero or single outputs of the trigger 1 of the previous bit are set to the zero or one state, respectively. Entering the digits O or the code of the number one trigger of the first bit is carried out respectively by applying a pulse to bus 5 or 6. The conversion of the code of the number is done by applying a pulse to the bus 9. In this case, the trigger 1 of the first bit and the trigger 1 of those low-order bits, the elements of which 8 are prepared for operation, simultaneously change to the opposite, and so on. 8. are inverted. As can be seen from the drawing, element 8 of the second bit is prepared for operation, if trigger 1 of the first bit contains a key, and element 8 of each of the subsequent bits is prepared for operation, if element 7 of the previous bit is open. B. cBoto's queue, element 7 of this bit is open only if trigger 1 of this bit and trigger 1 of all the previous bits contain zeros. This means that the elements of all 8 bits of the inverted group of digits are prepared for operation. The construction of the circuit takes into account the fact that the formation of an inverted group of numbers occurs in the process of making shifts in the register. If during the next shift in the first trigger of the first digit of the register is written, zero, the previously formed inverted group is extended by one digit. In this case, only one element 7 opens, corresponding to the discharge of the inverting group, in trigger 1 of which, before the shift, a single digit was written. The states of the remaining bits of the inverted group, in the triggers 1 of which zeros were written, do not change, as a result of which the corresponding elements 7 continue to be open. If during the next shift in the trigger 1 of the first bit of the register unit is written, the previously formed inverted group of digits ceases to exist, since the presence of the unit in the lower order indicates the beginning of the formation of the new invertible group. In this case, all previously opened elements 7 are simultaneously closed by their second inputs connected to the zero output of flip-flop 1 of the first register bit. Thus, regardless of the value of the digit recorded in the first-stage trigger 1, the generation of control signals at the outputs of elements 7 and, therefore, preparation for the operation of the corresponding elements 8 occurs almost simultaneously with the register shift in the register.

Предмет изобретени Subject invention

Регистр сдвига, содержащий статические триггеры с раздельными и счетными A shift register containing static triggers with split and countable

-входами, нулевые ыходы которых под к люмены к первым входам элементов совпадени первой группы, а единичные - кinputs, the zero outputs of which are under the lumen to the first inputs of the elements of the first group of matches, and the single ones to

первым входам алементов совпадени второй группы, выходы элементов; совпадени первой и второй групп подключены соот , ветственно к единичным и нулевым входам триггеров последующего разр да, вторые входы элементов совпадени первой и агорой групп подключены к шине сдвига, ко входам первого триггера подключены шины входных сигналов, нулевые выходы триггеров подключены к первым входам элементов совпадени третьей группы, о т л и- | чающийс тем, что, с целью повышени быстродействи регистра, в нем вторые входы элементов совпадени третьей группы соединены с нулевым выходом триг . гера первого разр да, третьи входы подключены к выходам элементов совпадени третьей группы предыдущего разр да и к первым входам элементов совпадени четi вертой группы данного разр да, вторые .входы которых соединены с одной из шин входных сигналов, а выходы - со счетными входами триггеров данного разр да, при этом первый вход элемента совпадени четвертой группы второго разр да со-| единен с нулевым выходом триггера первого разр да.the first inputs of matches of the second group, the outputs of the elements; matches of the first and second groups are connected respectively to the single and zero inputs of triggers of the subsequent discharge, the second inputs of the elements of the first and the group matches are connected to the shift bus, the inputs of the first trigger are connected to the input signals, zero outputs of the triggers are connected to the first inputs of the match elements the third group, about t l and- | This is due to the fact that, in order to increase the speed of the register, in it the second inputs of the coincidence elements of the third group are connected to the zero output of the trigger. the first bit is connected, the third inputs are connected to the outputs of the matches elements of the third group of the previous bit and to the first inputs of the matches of the first group of this bit, the second inputs of which are connected to one of the input signal buses, and the outputs to the counting inputs of the trigger bit, while the first input of the coincidence element of the fourth group of the second bit is | single with zero first trigger output.