I входами схем И, выходы которых подключены соответственно ко вторым входам схем ИЛИ, третьи входы которых соединены с соответствующими выходами второй дополнительной группы схем И. Это позвол ет ускорить операцию делени . На чертеже приведена схема предлагаемого устройства. Устройство дл делени чисел с восстановлением остатка состоит из регистра 1 делител , основного и вспомогательного ре гистров 2 делимого, основного и вспомогательного регистров 3 частного, сумматора 4, схемы 5 формировани цифр частного, инвертора 6, схем И 7, первой дополнительной группы 8 схем И, второй дополнительной группы 9 схем И, схем ИЛИ 10 и шины 11 тактовых импульсов, В режимах делимого и частного выходы вспомогательных регистров соединены с входами основных регисаров параллельными цеп ми, а выходы основных регистров с входами вспомогательных регистров цеп ми сдвига на один разр д влево. Сдвиг содержимого регистров 2 и 3 производитс двум тактирующими импульса.1и внутри такта. Шина 11 тактовых имгульсов соединена с единишым входом знакового разр да регистра делител 1, с первым входом схемы формировани цифр частного и с входом инв тора 6, выход которого подключен ко второму входу схемы формировани цифр част- но го, с третьего по седьмой входы которой подключены соответственно к единичному и нулевому выходу знакового разр да регистра делител 1, к нулевому выходу зна кового разр да сумматора 4 и к единичному и нулевому выходу знакового разр да основного регистра делимого 2, а выход к входу первого разр да регистра 3 частного , при этом выходы разр дов регистра делител 1 соединены с соответствующими первыми входами сумматора 4, вторые входы которых в каждом разр де подключены соответственно к выходом основного регистра 2 делимого и к первым входам схем И 7, вторые входы которых соединены с шиной 11 тактовых имггульсов. Первые входы первой дополнительной 1-рунпы 8 схем И роединены с соответствующими выходами разр дов сумматора 4, вторые входы - с нулевым выходом его знакового разр да, третьи входы - с первыми входами второй дополнительной группы 9 схем И и с выходом инвертора 6, а выходу - с соответствующими первыми входами схем ИЛИ 1О, выходы которых 1 св заны с;оот веах твенно с входами вспомоI- .. гательного регистра делимого 2, вторые ходы которой дополнительной группы схем И - с единичным выходом знакового разр да сумматора 4, третьи входы - с оответствующими первыми входами схем И 7, выходы которых подключены соотетственно ко вторым входам схем ИЛИ 10, третьи входы которых соединены с соответствующими выходами второй дополнительной группы 9 схем И . Схемы И-ИЛИ совмещаютс с входными логиками триггеров вспомогательных регистров 2 и 3. Пр мое и обратное значени знакового разр да сумматора 4 формируютс одновременно . Работа устройства происходит следующим образом. При делении двух чисел, заданных пр мым кодом, код делимого направл етс на регистр 2 в пр мом коде, а код делител - на регистр 1 в дополнительном коде, так как в сумматоре 4 производитс только вычитание делимого (остатка) и делител . По сигналу первого такта по щине 11 определ етс знак частного. При совпадении знаков делимого и делител (ОО или 11) в младший разр д регистра частного 3 записываетс 1. В конце первого такта в регистре 2 производитс сдвиг делимого на один разр д влево, а в знаковый разр д регистра делител 1 записываетс . Таким образом, деление двух чисел с произвольным сочетанием знаков сводитс к делению двух положительных чисел. В начале второго такта содержимое регистров 2 и 3 из вспомогательного рогист ра параллельно записываетс в основной регистр. В конце второго такта анализируетс знак кода остатка на выходе сумматора 4, Если в знаковом разр де сумматора 4 оказываетс О, то в младший разр д рег-истра 3 частного записываетс lij а код остатка с сумматора 4 по цеп м сдвига на один разр д влево записываетс на регистр 2. Если в знаковом разр де сумматора 4 оказываетс 1, то в младший разр д регистра 3 частного записи не производитс и в нем сохран етс нуль, а в регистре 2 производитс сдвиг содержимого на один разр д влево (восстановление остатка). В регистре частное передаетс из сновного регистра на вспомогательный о сдвигом на один разр д, влево. I В начале следующего такта на регистр j 2 находитс код остатка, сдвинутый на один разр д влево. Работа устройства дл делени чисел происходит аналогично предыдущему такту. . , Предмет и-зобретени Устройство дл делени чисел с восстановлением остатка, содержащее регистр делител , основной и вспомогательный регисо ры делимого и частного, сумматор, схему формировани цифр частного и инвертор, причем шина тактовых импульсов устройства соединена с единичным входом знакового разр да регистра делител , с первым входом схемы формировани цифр частного и с входом инвертора, выход которого подключен к второму входу схемы формировани цифр частного, входь которой с третье- го по седьмой подключены соответственно , к единичному и нулевому выходам знакового разр да регистра делител , к нулевому выходу знакового.)разр да сумматора и к единичному и нулевому выходам знакового разр да основного регистра делимого, а выход - ко входу первого разр да регистра частного, при этом выходы разр дов регистра делител соединены с соответствуют |щими первыми входами сумматора, вторые входы которого в каждом разр де подключены соответственно к выходе м основного регистра делимого и к первым входам схем И, вторые входы которых соединены с шиной тактовых импульсов устройства, отличающеес тем, что, с целью увеничени быстродействи , в состав устройства введены перва и втора дополнительные группы схем И, причем первые входы первой дополнительной группы соединены с соответствующими выходами разр дов сумматора, вторые ходь1 - с нулевым выходом его знакового разр да, третьи входы - с первыми входами второй дополнительной группы схем И и с выходом инвертора, а выходы - с соответствующи1ми первыми входами схем ИЛИ, выходы которых св заны соответственно со входами вспомогательного регистра делимого, вторые входы второй дополнительной группы схем И - с единичным выходом знакового разр да сумматора, третьи выходы с соответствующими первыми схем И, которых подключены соответственно ко вторым входам схем ИЛИ, 4третьи входы которых соединены с соответствующими выходами второй дополнп тельной группы схем И,The I inputs of the AND circuits whose outputs are connected respectively to the second inputs of the OR circuits, the third inputs of which are connected to the corresponding outputs of the second additional group of circuits I. This allows speeding up the division operation. The drawing shows a diagram of the proposed device. The device for dividing numbers with restoring the remainder consists of register 1 divisor, main and auxiliary registers 2, dividend, main and auxiliary registers 3 private, adder 4, private digit generating circuit 5, inverter 6, And 7 circuits, first additional group 8 And circuits , the second additional group 9 of the AND schemes, the OR 10 schemes and the bus 11 clock pulses, In the divisible and private modes, the auxiliary registers are connected to the inputs of the main registers in parallel circuits, and the outputs of the main registers with the auxiliary inputs shift registers with one shift to the left. The contents of registers 2 and 3 are shifted by two clocking pulses. 1 and inside the clock. The bus 11 clock pulses is connected to the single input of the sign bit of the register of the divider 1, to the first input of the private digitization circuit and to the input of the inverter 6, the output of which is connected to the second input of the private digitization circuit, from the third to the seventh inputs of which are connected respectively to the unit and zero output of the sign bit of the register divider 1, to the zero output of the sign bit of the adder 4 and to the unit and zero output of the sign bit of the main register divisible 2, and the output to the input of the first bit regis Tra 3 private, while the outputs of the bits of the register of the divider 1 are connected to the corresponding first inputs of the adder 4, the second inputs of which in each bit are connected respectively to the output of the main register 2 of the dividend and to the first inputs of circuits And 7, the second inputs of which are connected to bus 11 clock imggulsov. The first inputs of the first additional 1-rundy 8 circuits are connected to the corresponding outputs of the bits of the adder 4, the second inputs are with zero output of its sign bit, the third inputs are with the first inputs of the second additional group 9 of And circuits and the output of the inverter 6, and the output - with the corresponding first inputs of the schemes OR 1O, the outputs of which 1 are connected with; this, of course, with the inputs of the auxiliary register of divisible 2, the second moves of which are an additional group of schemes I - with a single output of the character bit of the adder 4, the third inputs - with appropriate the first inputs of circuits And 7, the outputs of which are connected respectively to the second inputs of the circuits OR 10, the third inputs of which are connected to the corresponding outputs of the second additional group 9 of the circuits And. The AND-OR schemes are combined with the input logic of the triggers of the auxiliary registers 2 and 3. The direct and inverse values of the sign bit of the adder 4 are generated simultaneously. The operation of the device is as follows. When dividing two numbers specified by the direct code, the code of the dividend is sent to register 2 in the direct code, and the divisor code is sent to register 1 in the additional code, since in the adder 4 only the subtraction of the dividend (remainder) and the divisor is performed. The signal of the first clock is determined from the signal of the first clock through slint 11. When the signs of the dividend and the divider (OO or 11) coincide, the low-order bit of the register of private 3 is recorded 1. At the end of the first clock cycle in register 2, the dividend is shifted by one bit to the left, and the sign divider 1 is written to the sign bit of the register. Thus, the division of two numbers with an arbitrary combination of signs reduces to the division of two positive numbers. At the beginning of the second clock cycle, the contents of registers 2 and 3 of the auxiliary rotor are written in parallel to the main register. At the end of the second cycle, the sign of the code of the remainder at the output of adder 4 is analyzed. If the sign bit of adder 4 is O, then the low bit of the reg-ister 3 private records lij and the code of the remainder from adder 4 along the shift chains one bit to the left is written to register 2. If 1 appears in the significant digit of the adder 4, then the private record of register 3 does not have a private record and zero is stored in it, and in register 2 the content is shifted by one bit to the left (restoring balance). In the register, the private is transferred from the main register to the secondary one by one offset, to the left. I At the beginning of the next clock cycle to register j 2, there is a residual code shifted one bit to the left. The operation of the device for dividing numbers is similar to the previous clock cycle. . The device for dividing numbers with restoring the remainder, containing the divider register, the main and auxiliary registers of the divisible and the particular, the adder, the private digitizer and the inverter, the device clock bus is connected to the unit input of the sign bit of the divider register, with the first input of the private digitization scheme and with the input of the inverter, the output of which is connected to the second input of the private digitization scheme, the input of which is from the third to the seventh, respectively , to the unit and zero outputs of the sign bit of the register divider, to the zero output of the sign.) bit of the adder and to the unit and zero outputs of the sign bit of the main register of the dividend, and the output to the input of the first bit of the register private, while the outputs of the bits the register divider is connected to the corresponding first inputs of the adder, the second inputs of which in each discharge are connected respectively to the output m of the main register of the dividend and to the first inputs of the AND circuits, the second inputs of which are connected to the clock pulse bus In devices, characterized in that, in order to increase the speed, the device includes first and second additional groups of AND circuits, with the first inputs of the first additional group connected to the corresponding outputs of the digits of the adder, the second move1 with the zero output of its sign bit, the third inputs are with the first inputs of the second additional group of AND circuits and with the output of the inverter, and the outputs are with the corresponding first inputs of the OR circuits, whose outputs are associated respectively with the inputs of the auxiliary register o, the second inputs of the second additional group of circuits I - with a single output of the character bit of the adder, the third outputs with the corresponding first AND circuits, which are connected respectively to the second inputs of the OR circuits, 4 third inputs of which are connected to the corresponding outputs of the second additional group of circuits AND,