SU362295A1

SU362295A1 - ARITHMETIC DEVICE OF PARALLEL

Info

Publication number: SU362295A1
Application number: SU1443223A
Authority: SU
Inventors: С. Кузин Ю. Ф. Никифоров Б. М. Власов
Original assignee: Ленинградское высшее инженерное морское училище адмирала С. О. Макарова
Priority date: 1970-05-22
Filing date: 1970-05-22
Publication date: 1972-12-13

Description

1one

Изобретение относитс к области цифровой вычислительной техники и может вл тьс составной частью цифровой вычислительной машины.The invention relates to the field of digital computing and may be an integral part of a digital computer.

Известны арифметические устройства (АУ) с сумматором накапливающего типа, в которых при выполнений операции умножени совмещаютс по времени элементарные операции (ЭО): сдвиг кода множимого и формирование результата частичного произведени .Arithmetic devices (AU) are known with a accumulator of the accumulator type, in which, when performing multiplication operations, elementary operations (EO) are combined in time: shifting the multiplicand code and generating the result of a partial product.

Недостатком таких устройств вл етс необходимость использовани нескольких дополнительных разр дов в сумматоре и в приемном регистре.A disadvantage of such devices is the need to use several additional bits in the adder and in the receive register.

Целью изобретени вл етс разработка арифметического устройства параллельного действи с сумматором накапливающего типа , в котором операци умножени выполн етс за два такта и обеспечиваетс точность трехтактного накапливающего сумматора с использованием одного дополнительного разр да , т. е. повышение быстродействи устройства .The aim of the invention is to develop an arithmetic parallel action device with an accumulator of the accumulator type, in which the multiplication operation is performed in two cycles and the accuracy of the three-stroke accumulating adder is achieved using one additional bit, i.e., increasing the speed of the device.

Дл достижени этого вход первого элемента «И схемы определени несовпадени кодов i-ro разр да подключен к выходу элемента «ИЛИ схемы парафазного приема кода (/-1)-го разр да приемного регистра, выход элемента «НЕ которого подключен ко входу второго элемента «И схемы определени несовпадени кодов t-ro разр да, выход элемента «ИЛИ схемы определени несовпадени кодов i-ro разр да подключен ко входам третьего, второго и первого элементовTo achieve this, the input of the first element AND of the i-ro digit mismatch determination circuit is connected to the output of the element OR the paraphase reception circuit of the (/ -1) -th bit of the receiving register, the output of which element is NOT connected to the input of the second element And the t-ro bit mismatch determination schemes, the output of the element OR the i-bit bit mismatch determination schemes of the codes are connected to the inputs of the third, second and first elements

«И схем парафазного приема кодов соответственно (i+l)-ro, i-ro и (i-1)-го разр дов накапливающего регистра, вторые входы элементов «И соединены соответственно с шинами «Сдвига влево, «Сложени и «Сдвига"And the paraphase reception codes of the (i + l) -ro, i-ro and (i-1) -th digits of the accumulating register, respectively, the second inputs of the elements" And are connected respectively to the buses "Left Shift," Fold and "Shift

вправо, выход элемента «ИЛИ схемы парафазного приема кода /-го разр да приемного регистра соединен со входом первого элемента «И схемы сквозного переноса. Сущность изобретени по сн етс чертежом , где прин ты следующие обозначени : 1, 2 - с.хемы совпадени («И); 3 - схема сборки («или); 4 - триггер (Тг); 5-6 - установочные вентили (Вн); 7 - схема сборки («ИЛИ); 5 - инвертор («НЕ); 9-11-to the right, the output of the element “OR of the paraphase reception circuit of the code of the ith bit of the receiving register is connected to the input of the first element AND of the end-to-end transfer circuit. The invention is illustrated in the drawing, where the following notation is taken: 1, 2 — s. Coincidence schemes (“AND”); 3 - assembly scheme (“or); 4 - trigger (Tg); 5-6 - adjusting valves (Вн); 7 is an assembly diagram (“OR); 5 - inverter (“NOT); 9-11-

схемы совпадени ; 12 - схема сборки («ИЛИ); 13, 14 - схемы совпадени («И); 15 - триггер (Тг); 16, 17 - установочные вентили (Вн); 18 - схема сборки («ИЛИ); 19 - инвертор («НЕ); 20-22 - схемы совпадени («И); 23 - шина приема кода в накапливающий регистр (импульсное управление ); 24 - шина разрешени сдвига кода накапливающего регистра вправо; 25 - шина разрешени сложени (вычитани ); 26 -match schemes; 12 is an assembly diagram (“OR); 13, 14 - coincidence schemes ("AND); 15 - trigger (Tg); 16, 17 - installation valves (Вн); 18 is an assembly diagram (“OR); 19 - inverter (“NOT); 20-22 are coincidence schemes ("AND); 23 - bus receiving code in the accumulating register (pulse control); 24 — bus for enabling the code of the accumulating register to shift to the right; 25 is an addition resolution (subtraction) bus; 26 -

шина разрешени сдвига кода накапливающего регистра влево; 27 - шина приема кода в приемный регистр (импульсное управление ); 28 - шина разрешени сдвига кода приемного регистра вправо; 29 - шина разрешени приема кода в регистр; 30 - шина разрешени сдвига кода приемного регистра влево; 31 - числова шина i-ro разр да.bus resolution shift code accumulating register to the left; 27 - bus receiving code in the receiving register (pulse control); 28 — bus for permitting shift of the code of the receiving register to the right; 29 — bus for enabling code reception to a register; 30 - bus for enabling the shift register code to the left; 31 is a i-ro digit bus.

Дл упрощени чертежа здесь не приводитс регистр множител , показаны цепи сдвига кода в приемном и накапливаюшем регистрах только на один разр д влево и вправо, упрош,енно представлены схемы счетных входов триггеров накапливаюшего регистра .To simplify the drawing, the multiplier register is not given here, code shift chains are shown in the receiving and accumulating registers only one bit to the left and right, simplified, and the counting inputs of the accumulating register triggers are presented.

Как видно по чертежу, единичный выход триггера 4 соединен со входами схем «И 1, «И 13. Нулевой выход этого триггера соединен со входами схем «И 2, «И 14. Единичный выход триггера 15 подключен к схеме «И 20 младшего разр да и к «И 22 старшего разр да.As can be seen in the drawing, a single trigger output 4 is connected to the inputs of the circuits “And 1,“ And 13. The zero output of this trigger is connected to the inputs of the circuits “And 2,“ And 14. The single output of the trigger 15 is connected to the circuit “And 20 low-order bits and “And 22 senior bits.

Входы схем совпадени (-го разр да «И 13, «И 14 соединены соответственно с выходами инвертора «НЕ 19 и схемой «ИЛИ 18 (1-1)-го разр да. Выходы схем «И 13, «И 14 подключены ко входу схемы «ИЛИ 12, а выход последней соединен со схемами «И 11, «И 10, «И 9. Вторые входы «И 11, «И 10, «И 9 подключены к шинам 26, 25 и 24 соответственно.The inputs of the coincidence circuits (bit "And 13," And 14 are connected respectively with the outputs of the inverter "NOT 19 and the circuit" OR 18 (1-1) -th bit. The outputs of the circuits "And 13," And 14 are connected to the input “OR 12, and the output of the latter is connected to the circuits“ And 11, “And 10,“ And 9. The second inputs “And 11,“ And 10, “And 9 are connected to buses 26, 25 and 24, respectively.

Выходы этих схем совпадени подключены ко входу схемы «ИЛИ 7. Выход «ИЛИ 7 соединен с вентилем 5 и инвертором «НЕ «5, последний подключен к потенциальному входу вентил 6. Импульсные входы вентилей 5 и 6 подключены к шине 23, а выходы - к нулевому и единичному входам триггера 4.The outputs of these coincidence circuits are connected to the input of the circuit "OR 7. The output" OR 7 is connected to the valve 5 and the inverter "NOT" 5, the latter is connected to the potential input of the valve 6. The pulse inputs of the valves 5 and 6 are connected to the bus 23, and the outputs to zero and single trigger inputs 4.

Выходы схем совпадени «И 20, «И 21, «И 22 подключены ко входу схемы «ИЛИ 18, а выход этой схемы сборки соединен со входом инвертора 19, с потенциальным входом вентил 16 к с входами схем «И 14 и «И 2.The outputs of the matching circuits "And 20," And 21, "And 22 are connected to the input of the circuit" OR 18, and the output of this assembly circuit is connected to the input of the inverter 19, with the potential input of the valve 16 to the inputs of the circuits "And 14 and" And 2.

Импульсные входы вентилей 16 и 17 подключены к шине 27. Выходы этих вентилей подсоединены к нулевому и единичному входам триггера 15 соответственно.The pulse inputs of the valves 16 and 17 are connected to the bus 27. The outputs of these valves are connected to the zero and single inputs of the trigger 15, respectively.

Выходы схем «И 1, «И 2 подключены ко входу схемы «ИЛИ 3, а ее выход соединен со счетным входом триггера 4 и входом «И 1 старшего разр да. Здесь расслютрены соединени логических элементов в г-м разр де. В других разр дах АУ соединени аналогичны .The outputs of the circuits “And 1,“ And 2 are connected to the input of the circuit “OR 3, and its output is connected to the counting input of the trigger 4 and the input“ And 1 of the most significant bit. Here the connections of the logical elements in the i-th category are resolved. In other AU bits, the compounds are similar.

Рассмотрим работу АУ при выполнении операции умножени .Consider the operation of the AU when performing the multiplication operation.

Как известно, выполнение операции умножени в простейшем случае сводитс к многократным сложени м частичных произведений с множимым и сдвига полученных частичных произведений вправо или сдвига вправо множимого.As is well known, the execution of the multiplication operation in the simplest case is reduced to multiple additions of partial products with a multiplicand and a shift of the resulting partial products to the right or a shift to the right of the multiplicand.

Будем считать, что перед началом выполнени операции умножени множитель хранитс в регистре множител {на чертеже неWe assume that before starting the multiplication operation, the multiplier is stored in the multiplier register {in the drawing is not

показан), а множимое хранитс в приемном регистре (триггеры 15). Накапливающий регистр (триггеры 4) установлен в нулевое состо ние . Если в младшем разр де множител shown), and the multiplicand is stored in the receive register (triggers 15). The accumulator register (triggers 4) is set to the zero state. If the youngest de multiplier

хранитс код единицы, то необходимо выполнить сложение множимого с кодом, хран щимс в накапливающем регистре, и сдвинуть частичное произведение вправо.If the unit code is stored, it is necessary to add the multiplicand to the code stored in the accumulating register and shift the partial product to the right.

В устройстве сложение кодов выполн етс In the device, code addition is performed

за два временных такта, как и в известных АУ. Отличие состоит в том, что по первому временному такту выполн етс сложение кодов по модулю 2 и одновременно производитс сдвиг результата на один разр д вправо.for two time cycles, as in the well-known AU. The difference is that, at the first time cycle, the modulo 2 codes are added and the result is shifted by one bit to the right at the same time.

Выполнение этих ЭО (элементарных операций ) осуществл етс следующим образом.The performance of these EAs (elementary operations) is carried out as follows.

На шины 28 и 24 подаютс потенциалы, разрешающие сдвиг кодов в приемном и накапливающем регистрах вправо. В i-м разр Д ; приемного и накапливающего регистров могут быть четыре возможных комбинации кодов: 00, 11, 10 и 01. Результат сложени по модулю 2 будет равен единице, тогда, когда значени кодов в рассматриваемом разр деTires 28 and 24 are supplied with potentials permitting the shift of codes in the receiving and accumulating registers to the right. In the i-th bit D; the receiving and accumulating registers can be four possible combinations of codes: 00, 11, 10 and 01. The result of adding modulo 2 will be equal to one, then, when the code values in the considered bit

чк совпадают. Если в приемном регистре /-ГО разр да хранитс код единицы, а в триггере 4 накапливающего регистра записан нуль, то со схемы совпадени «И 14 на вход схемы сборки «ИЛИ 12 и далее на «Иchk coincide. If the unit code is stored in the receive register of the i-th bit, and zero is recorded in the trigger 4 of the accumulating register, then from the coincidence circuit "AND 14 to the input of the assembly circuit" OR 12 and further to "AND

9 поступит сигнал. Этот сигнал закроет вентиль 5 и откроет вентиль 6, т. е. подготовит вентили триггера младшего разр да дл записи единицы. Исполнительный импульс, поданный на шину 23, выполнит одновременпо ЭО сложени по модулю 2 и сдвиг результата сложени на однн разр д вправо.9 will receive a signal. This signal will close valve 5 and open valve 6, i.e. it will prepare low-level trigger valves for recording the unit. An executive impulse applied to bus 23 will simultaneously perform EO addition modulo 2 and shift the result of the addition by one bit to the right.

По второму временному такту вырабатываЮ1СЯ сигналы нереноса и формируетс результат частичного произведени .At the second time step, the non-transfer signals are generated and the result of the partial product is formed.

Перенос из г-го разр да в (/+1)-й разр д может быть выработан только в том случае, когда после первого временного такта триггер 4 установлен в нулевое состо ние, а в триггере 15 ()-ro разр да хранитс кодThe transfer from the g-th bit to the (/ + 1) -th bit can only be generated if after the first time tick the trigger 4 is set to the zero state, and the 15 () -ro bit trigger stores the code

единицы. Потенциал единицы триггера 15 по цепи: «И 20, «ИЛИ 18; «И 2, «ИЛИ 3 поступает на вентили счетного входа триггера 4, формиру тем самым результат частичного произведени .units. The potential units of the trigger 15 on the chain: "And 20," OR 18; "AND 2," OR 3 goes to the counters of the counting input of the trigger 4, thereby forming the result of a partial product.

Одновременно с формированием частичного ироизведени выполн етс сдвиг множител и анализируетс младший разр д регистра множител . При наличии в нем едииицы снова повтор етс сложение и сдвиг частичиого произведени . В этом случае, если в младшем разр де хранитс нуль, то сложение не выполн етс , а производитс только сдвиг кода иакапливаюшего регистра. При этом с шины 28 снимаетс управл ющий потенциал , т. е. работой схемы определени несовпадени кодов будут управл ть только единичные выходы триггеров накапливающего регистра. Первый временной такт, поступивщий на шину 23, сдвинет код накапливающего регистра вправо на один разр д, т. к.Simultaneously with the formation of partial rendering, a multiplier shift is performed and the low order bit of the multiplier register is analyzed. With the presence of a unit in it, the addition and shift of the particle work again. In this case, if zero is stored in the low-order bit, the addition is not performed, but only the code shift of the accumulator register is performed. In this case, the control potential is removed from the bus 28, i.e., the operation of the code mismatch determination circuit will be controlled only by single outputs of the accumulating register flip-flops. The first time step received on the bus 23 will shift the code of the accumulating register to the right by one bit, since

потенциал единицы триггера 4 по цепи: «И 13, «ИЛИ 12, «И 9, «ИЛИ 7 закроет вентиль 5 и откроет вентиль 6 триггера младшего разр да.potential of trigger unit 4 along the circuit: “And 13,“ OR 12, “And 9,“ OR 7 will close valve 5 and open valve 6 of the lower-order trigger.

Если в триггере 4 (i-1)-го разр да хранилс нуль, то вентиль 5 нулевого входа триггера 4 г-го разр да будет открыт, а вентиль 6 закрыт, т. е. код нул будет сдвинут вправо на один разр д.If the trigger 4 (i-1) -th bit was stored zero, then valve 5 of the zero input of the trigger 4 g-th bit will be open, and valve 6 is closed, i.e. the zero code will be shifted to the right by one bit.

Таким образом, путем многократных еложенйй и сдвигов частичных произведений выполн етс операци умножени . За счет того, что во врем умножени код множимого не сдвигаетс , можно получить 2 п-разр дное произведение, сдвига код частичных произведений в старшие разр ды регистра множител .In this way, a multiplication operation is performed by multiple file shifts and partial product shifts. Due to the fact that during multiplication the multiplicand code does not shift, you can get 2 n-bit products, shifting the code of partial products to the higher bits of the multiplier register.

Аналогичным способом выполн етс операци делени чисел. Отличие состоит только в том, что результат сложени по модулю два сдвигаетс влево, а во врем формировани переноса снимаетс управл ющий потенциал с шины 28 и подаетс на шину 30.In a similar way, the operation of dividing numbers is performed. The only difference is that the result of the addition modulo two is shifted to the left, and during the formation of the transfer, the control potential is removed from the bus 28 and fed to the bus 30.

Операци сложени (вычитани ) выполн етс следуюпдим образом.The addition (subtraction) operation is performed in the following way.

По первому временному такту на шины 28 и 25 подаетс разрешающий потенциал. Если Б рассматриваемом разр де имеет место сочетание кодов в приемном и накапливающем регистрах 10 или 01, то с выхода логического элемента «ИЛИ 12 на вход схемы совпадени «И 10 поступит сигнал, этот сигнал по цепи: «И 10, «ИЛИ 7 закроет вентиль 5 и за счет инвертора «НЕ 8 откроет вентиль 6.At the first time step, the resolving potential is applied to the tires 28 and 25. If B of the considered discharge has a combination of codes in the receiving and accumulating registers 10 or 01, then from the output of the logical element "OR 12 to the input of the matching circuit" AND 10 a signal will arrive, this signal will go through the circuit: "AND 10," OR 7 will close the gate 5 and at the expense of the inverter "NOT 8 will open the valve 6.

Исполнительный импульс, поступивщий на шину 23, сформирует в накапливающем регистре результат сложени двух чисел по модулю 2.The executive impulse arriving at bus 23 will form in the accumulating register the result of adding two numbers modulo 2.

Исполнительный импульс подаетс также на щину 27, за счет чего код приемного регистра сдвигаетс на один разр д вправо. Это необходимо дл формировани переноса.An executive pulse is also applied to the bar 27, whereby the code of the receiving register is shifted by one bit to the right. This is necessary to form a transfer.

По второму временному такту на щину 30 подаетс разрешающий потенциал. Сигнал переноса из любого разр да в старщий разр д может быть сформирован в том случае, если триггер накапливающего регистра находитс в нулевом состо нии, а триггер приемного регистра - в единичном. Так как во врем первого такта был произведен сдвиг кода приемного регистра на один разр д вправо, то в формировании сигнала переноса г-го разр да будет принимать участие триггер (t-1)-го разр да приемного регистра.At the second time step, the resolving potential is applied to the bar 30. A transfer signal from any bit to the high bit can be generated if the trigger of the accumulating register is in the zero state, and the trigger of the receiving register is in the unit state. Since the code of the receiving register was shifted by one bit to the right during the first clock cycle, the trigger of the (t − 1) -th bit of the receiving register will take part in the formation of the transfer signal of the nth bit.

Единичный потенциал триггера (i-1)-го разр да по цепи: «И 22, «ИЛИ 18 поступает на вход логического элемента «И 2, второй вход которого подключен к нулевому выходу триггера г-го разр да накапливающего регистра . Если этот триггер находитс в нулевом состо нии, то сигнал переноса из f-ro разр да через схему «ИЛИ 3 поступит на счетный вход триггера (г+1)-го разр да. Кроме того, выработанный сигнал переноса через «И 1, «ИЛИ 3 поступит в следующий старший разр д, если триггер (r-f 1)-го разр да находитс в единичном состо нии.The unit potential of the trigger (i-1) -th bit along the circuit: “AND 22,” OR 18 is fed to the input of the logical element “AND 2, the second input of which is connected to the zero output of the trigger of the ith bit of the accumulating register. If this trigger is in the zero state, then the transfer signal from the f-ro bit through the “OR 3” circuit will arrive at the counting input of the trigger (r + 1) -th bit. In addition, the generated transfer signal through < RTI ID = 0.0 > < / RTI >

Таким образо.м, в накапливающем регистре будет сформирован результат сложени кодов двух чисел.Thus, in the accumulating register will be formed the result of the addition of the codes of two numbers.

Предмет изобретени Subject invention

Арифметическое устройство параллельного действи , содержащее приемный и накапливающий триггерные регистры, схемы парафазного приема и сдвига кодов, кажда из которых состоит из трех элементов «И, выходы которых соединены со входами элемента «ИЛИ, выход элемента «ИЛИ соединен со входом элемента «НЕ, поразр дные схемы определени несовпадени кодов в приемном и накапливающем регистрах, содержащих два элемента «И, выходы которых соединены со входами элемента «ИЛИ, схемы сквозного переноса, кажда из которых содержит два элемента «И, выходы которых соединены со входами элемента «ИЛИ, отличающеес тем, что, с целью повышени быстродействи устройства, вход первого элемента «И схемы определени несовпадени кодов г-го разр да подключен к выходу элемента «ИЛИ схемы парафазного приема кода (i-1)-го разр да приемного регистра, выход элемента «НЕ которого подключен ко входу второго элемента «И схемы определени несовпадени кодов г-го разр да, выход элемента «ИЛИ с.хемы определени несовпадени кодов i-ro разр да подключен ко входам третьего, второго и первого элементов «И с.хем парафазного приема кодов соответственно (f-fl)-ro, г-го и (i-1)-го разр дов накапливающего регистра, вторые входы элементов «И соединены соответственно с шинами «Сдвига влево, «Сложени и «Сдвига вправо , выход элемента «ИЛИ схемы парафазного приема кода г-го разр да приемного регистра соединен со входом первого элемента «И схемы сквозного переноса.An arithmetic parallel action device containing receiving and accumulating trigger registers, paraphase reception and shift codes of codes, each of which consists of three AND elements, the outputs of which are connected to the inputs of the element OR, the output of the element OR is connected to the input of the element NOT, porass These are codes for determining the mismatch of codes in the receiving and accumulating registers containing two AND elements, the outputs of which are connected to the inputs of the OR element, end-to-end transfer schemes, each of which contains two AND elements, the outputs of which are connected to the inputs of the element "OR, characterized in that, in order to increase the speed of the device, the input of the first element" AND the mismatch codes of the n-th bit codes is connected to the output of the element "OR of the paraphase code reception circuit (i-1) bit of the receiving register, the output of the element "NOT of which is connected to the input of the second element" AND the mismatch determination scheme of the nth bit codes, the output of the element "OR with the i-bit code mismatch determination circuit is connected to the inputs of the third, second and of the first element c. paraphrase reception of codes, respectively (f-fl) -ro, r-th and (i-1) -th digits of the accumulating register, the second inputs of the elements "And are connected respectively to the tires" Left Shift, "Fold" and "Right Shift , the output of the element “OR of the paraphase reception circuit of the rth bit code of the receiving register is connected to the input of the first element AND of the end-to-end transfer circuit.