SU1075265A1 - Устройство тестового контрол - Google Patents

Abstract

УСТРОЙСТВО ТЕСТОВОГО КОНТРОЛЯ , содержащее счетчик адреса, блок пам ти, буферный регистр, выходной регистр теста, первый блок сравнени , первый коммутатор, элемент задержки, блок- формировани  и эгициты, счетчик тестовых наборов, распределитель импульсов, генератор импульсов, пульт оператора, элемент ИЛИ, причем группа выходов счетчика адреса соединена с группой информационных входов блока пам ти, управл ющий вход которого св зан с первым выходом распределител  импульсов, подключенным через элемент задержки к первому управл ющему входу буферного регистра, втог рой выход распределител  импульсов соединен с первым входом счетчика адреса, второй вход которого св зан с вторым управл кмцим входом буферного регистра и с первым входом блока формировани  и защиты, второй вход которого подключен к третьему выходу распределител  импульсов, вход которого подключен к выходу генератора, первый вход пуска и второй вход останова которого св заны соответственно с первым выходом пульта оператора и выходом элемента ИЛИ, второй выход обнулени  и третий выход запуска пульта оператора св заны соответственно с первым входом счетчика тестовых наборов и с первым управл ющим входом первого коммутатора, группа информационных входов которого подключена к первой группе выходов блока формировани  и защиты, первый и второй выходы первого коммутатора : соединены соответственно с первым и BTOfHJM входами первого блока сравнени , группа входов-выходов первого ком1иутатора подключена к объекту конт рол , перва  группа входов элемента ИЛИ соединена с второй группой выходов блока формировани  и защиты, группа входов которого св зана с группой выходов выходного регистра, подключенной к группе входов первого блока сравнени , группа выходов блока пам ти соединена с группой информационных входов буферного регистра, отличающеес   тем, что, ( с целью сокращени  объема пам ти уст (Л ройства и улучшени  его помехоустойчивости , в устройство введены второй коммутатор, предварительный регистр теста, элемента И-ИЛИ, дешифратор группы, дешифратор команд, первый, К второй, третий, четвертый и п тый элементы И, счетчик групп в тестовом наборе, регистр длины набора, второй блок сравнени , регистр блокировки, блок элементов И, регистр сбоев, при- «J чем управл ющий вход и группа инфорУ1 -мационных входов второго коммутатоЮ ра подключены соответственно к четвертому выходу распределител  импульсов и к группе выходов дешифратора Л группы, первый выход группы выходов которого соединен с первым входом дешифратора команд, второй вход которого св зан с выходом элемента И-ИЛИ, первый, второй и третий входы которого соединены соответственно с вторым управл кхцим входом счетчика адреса, п тым входом распределител  импульсов и выходом второго блока сравнени , перва  и втора  группы входов которого подключены соответственно к группе выходов регистра длины набора и группе выхо

Description

дов счетчика групп в тестовом наборе , подключенных к группе входов дешифратора группы, первый и второй входы счетчика групп в тестовом наборе соединены соответственно с выходом элемента И-ИЛИ и первым выходом распределител  импульсов, группа входов дешифратора команды соединена с группой выходов буферного регистра, первый, второй, третий выходы дешифратора команды соединены соответственно с первыми входами первого элемента И, второго элемента И и четвертого элемента И, вторы входы которых подключены к второму входу счетчика наборов и выходу третьего элемента И, первый и второ входы которого св заны соответственно с шестым выходом распределител  импульсов и с выходом второго блока сравнени  и перёым входом п того элемента И, второй вход которого подключен к п тому выходу распределител  импульсов, выход п того элемента И соединен с первым управл ющим входом регистра сбоев, второй управл ющий вход которого св зан с

первыми входами счетчика наборов, регистра блокировки и выходного регистра , группа информационных входов регистра сбоев подключена к группе выходов блока элемента И, группа входов которого св зана с группой выходов регистра блокировки, второй управл ющий вход и группа информационных входов которого соединены соответственно с выходом четвертого элемента И и группой выходов предварительного регистра теста, подключенных к группе информационных входов выходного регистра, второй управл ющий вход которого соединен с выходом первого элемента И, выход второго элемента И св зан с вторым уп-« равл ющим входом первого коммутатора , группа выходов регистра сбоев соединена с второй группой входов элемента ИЛИ, перва  и втора  группы выходов предварительного регистра теста подключены соответственно к группе выходов буферного регистра и второго коммутатора,управл ющий вход предварительного регистра теста соединен с первым входом пульта оператора .

Изобретение относитс  к цифровой технике и может быть использовано дл  контрол  цифровых  чеек и блоковИзвестно устройство дл  контрол  параметров, содержащее командный блок, блок коммутации, блок пам ти, первый и второй блоки сравнени , про граммный блок, блок прогнозировани  и блок индикации ij .

Недостатком устройства  вл етс  невозможность формировани  тестовых наборов переменной длины.

Наиболее близким по технической сущности к изобретению  вл етс  устройство а естового контрол , которое состоит из блока пам ти, выход которого соединен с входом блока записи, выход которого св зан с входом регистра теста. Выходы регистра теста соединены с первыми входами блока сравнени  и со входами каналов контрол , первые .выходы которых соединены через коммутатор входов-выходов со входами объекта контрол  2 .

Недостатками устройства  вл ютс  невозможность формировани  тестовых наборов переменной длины, что приводит к значительному увеличению объема пам ти ОЗУ, а также невозможность блокировки опроса элементов сравнени  по требуемым каналам в нужных тестовых наборах.

Поставленна  цель достигаетс  тем, что в устройство тестового контрол , содержащее счетчик адреса, блок пам ти , буферный регистр, выходной регистр ,теста, первый блок сравнени , первый коммутатор, элемент задержки, блок формировани .и защиты, счетчик тестовых наборов, распределитель импульсов , генератор импульсов, пульт

0 оператора, элемент ИЛИ, причем группа выходов счетчика адреса соединена с группой информационных входов блока пам ти, управл ющий вход которого св зан с первым выходом распределите5 л  импульсов, подключенным через элемент задержки к первому управл ющему входу буферного регистра, второй выход распределител  импульсов соединен с первым входом счетчика адреса, второй вход которого св зан с вторым управл ющим входом буферного регистра , с первым входом блока формировани  и защиты, второй вход которого подключен к третьему выходу распределител  импульсов, вход которого подключен к выходу генератора, первый вход пуска и второй вход останова которого св заны соответственно с первым выходом пульта оператора и выходом элемента ИЛИ, второй вы ход обнулени  и третий выход запуска пульта оператора св заны соответственно с первым входом счетчика тестовых наборов и с первым управл ющим входом первого коммутатора, группа информационных входов которого подключена к первой группе выходов блока формировани  и защиты, первый и второй выходы первого коммутатора соединены соответственно с первым в вторым входами первого блока сравнени , группа входов-выходов первого коммутатора подключена к объекту контрол , перва  группа входов элемента ИЛИ соединена с второй группой выходов блока формировани  и защиты, группа входов которого, св зана с группой выходов выходного регистра, подключенной к группе входов первого блока сравнени , группа выходов блока пам ти, соединена с группой информационных входов буферного регистра, введены второй коммутатор, предварительный регистр теста, элемент И-ИЛИ, дешифратор группы, дешифратор команд, первый, второй, третий, четвертый и п тый элементы И, счетчик групп в тестовом наборе, регистр длины на бора, -второй блок сравнени , регист блокировки, блок элементов И, регистр сбоев, причем управл ющий вхо и группа информационных входов втор го коммутатора подключены соответст венно к четвертому выходу распределител  импульсов и к группе выходов дешифратора группы, первый выход группы выходов которого соединен с первым входом дешифратора команд, второй вход которого св зан с выходом элемента И-ИЛИ, первый, второй и третий входы которого соединены соответственно со вторым управл ющи входом счетчика адреса, п тым входом распределител  импульсов и выхо дом второго блока сравнени , перва  и втора  группы входов которого под ключены соответственно к группе вых дов регистра длины набора и группе выходов счетчика групп в тестовом наборе, подключенных к группе входо дешифратора группы, первый и второй входы счетчика групп в тестовом наборе соединены соответственно с выходом элемента И-ИЛИ и первым выходом распределител  импульсов, гру па входов дешифратора команды соеди нена с группой выходов буферного ре гистра, первый, второй, третий выходы дешифратора команды соединен соответственно с первыми входами пе вого элемента И, второго элемента И и четвертого элемента И, вторые вхо ды которых подключены к второму вхо ду счетчика наборов и выходу третье го элемента И, первый и второй входы которого св заны соответственно с шестым выходом распределител  импульсов и с выходом второго блока сравнени  и первым входом п того элемента И, второй вход которого подключен к п тому выходу распределител  импульсов, выход п того элемента И соединен с первым управл ющим входом регистра сбоев, второй управл ющий вход которого св зан с первыми входами счетчика наборов, регистра блокировки и выходного регистра, группа, информационных входов регистра сбоев подключена к группе выходов блока элементов И, группа входов которого св зана с г4 уппой выходов регистра блокировки, второй управл ющий вход и группа информационных входов котррого соединены соответственно с выходом четвертого элемента И и группой выходов предварительного регистра теста, подключенных к группе информационных входов выходного регистра , второй управл ющий вход которого соединен с выходом первого элемента И, выход второго элемента И. св зан с вторым управл ющим входом первого коммутатора, групла выходов регистра сбоев соединена с второй группой входов элемента ИЛИ, перва  и втора  группы входов предварительного регистра теста подключены соответственно к группе выходов буферного-регистра и второго коммутатора , управл ющий вход предварительного регистра теста соединен с первым выходом пульта оператора. На фиг. 1 представлена структурна  схема устройства тестового контрол ; на фиг. 2 - 4 - примеры вы- . полнени  буферного регистра, коммутаторов , предварительного регистра теста, выходного регистра теста, дешифраторов групп и команд. Устройство тестового контрол  содержит счетчик 1 адреса, блок 2 пам ти , буферный регистр 3, первый коммутатор 4 г предварительный регистр 5 теста, выходной регистр 6 теста, первый блок 7 сравнени , второй коммутатор 8, объект 9 ксгнтролч., элемент 10 Зс1держки, блок 11 формировани  и защиты, элемент И-ИЛИ 12, дешифратор 13 группы, дешифратор 14 команд, первый элемент И 15, второй элемент И 16, счетчик 17 групп, регистр 18 длины набора, второй блок 19 сравнени , третий элемент И 20, счетчик 21 тестовых наборов, четвертый элемент И 22, регистр 23 блокировки; блок 24 элементов И, регистр 25 сбоев, распределитель 26 импульсов, генератор 27 импульсов, пульт 28 оператора, элемент ИЛИ 29, п тый элемент И 30. f Буферный регистр 3 состоит из группы 4Х-триггеров 31. Коммутатор 8 состоит из группы элементов И 32. Предварительный регистр 5теста и выходной регистр 6 теста содержит соответственноiгруппы триггеров 33 и 34. Дешифратор 13 групп содержит дешифратор 35 и п тнадцать элементов НЕ 36. Дешифратор 14 команд содержит элементы НЕ 37, элементы НЕ 38, триггеры 39. Коммутатор 4 содержит регистр коммутации, выполненный на триггерах 40, устройство управлени  реле, выполненное на эле ментах И 41 и формировател х 42 адресных токов, диоды 43 и герконовые реле 44. Блок 11 формировани  и защиты предназначен дл  формировани  тесто вых сигналов, подаваемых на входы объекта контрол  через коммутатор 8 и дл  защиты выходных элементов бло ка 11 от короткого замыкани  на вхо дах блока 9. Блок 11 раскрыт в известном устройстве с точностью до стандартных функциональных элементов . Устройство работает следующим образом. Предварительно на тумблерном регистре 18 устанавливаетс  двоичный код, соответствующий заданному числу групп в тестовом наборе. Предположим , что необходимо сформировать тестовой набор, состо щий из трех групп. По сигналу Пуск, поступающему с пульта 28 на распределитель 26 последний начинает вырабатывать сле дующие один за другим импульсы, поочередно по вл кциес  на его .1, 2, 4, 5, 3 и 6 выходах. Импульсы нумеруютс  по пор дку 1-й, 2-й, ..., 6Импульсом 1 осуществл етс  занесени +1 в счетчик 1 адреса. С его выхода адрес поступает на адресные входы блока 2 пам ти, откуда по данному ад ресу вторым импульсом распределител  26 осуществл етс  считывание пер вой 24-разр дной , Одновремен но этим же импульсом осуществл етс  запись +1 в счётчик 17 групп и далее с задержкой, определ емой элементом 10, запись считанной 24-разр дной группы в буферный регистр 3. Дешифратор 13 расшифровывает первое состо ние счетчика 17, соответствую щее записанному в него двоичному чис лу единица, и на его первом выхо де по вл етс  сигнал. Этот сигнал используетс  дл  разрешени  прохождени  только через первый элемент коммутатора 4- третьего импульса расг пределител  26, поступающего с его четвертого выхода-, которым осуществл етс  перепись 24-разр дной группы из буферного регистра 3 в 1 - 24 ра р ды предварительного регистра 5. Кроме того, этот же сигнал дешифратора используетс  дл  разрешени  дешифрации команды дешифратором 14. ,Код команды всегда записан в первых трех разр дах первой группы. Допустим , что данный тестовой набор  вл етс  обычным тестовым набором дл  проверки каких-либо логических цепей ОК 9 (т.е. не коммутационным и не блокировочным набором). Тогда на дешифратор 14 по первым трем разр дам первой 24-разр дной группы поступит код 001. Таким образом, на первом выходе дешифратора 1.4 сформируетс  сигнал Зп1, который поступает на первый вход элемента 15 И и будет продолжатьс  в течение всего времени формировани -данного набора. Следующи импульс распределител  (чертежный), поступающий с его п того выхода на первый вход элемента 20 И, не произведет никаких изменений в состо нии устройства, так как число, записанное в регистр 18, не равно числу в счетчике 17, поэтому на выходе блока J 9 отсутствует разрешагаций потенциал. П тый импульс распределител  26, поступающий с его третьего выхода на второй вход блока: 11, осуществл ет опрос элементов записи в регистр защиты, вход щий в блок 11. Если на входе ОК нет коротких замыканий или каких-либо других чужих потенциалов , в регистре защиты сохран ютс  нули. В противном случае на выходе блока 11 сформируетс  сигнал защиты, который, пройд  через элемент 29 ИЛИ, остановит распределитель 26, а следовательно и весь контроль. Шестой импульс распределител  26 с его шестого выхода, поступа  на второй вход элемента 12 И-ИЛИ и на первый вход элемента 45 И, тоже не вызовет никаких изменений в состо нии отдельных блоков у-стройства, так как сигнал разрешени  на прохождение этого импульса, формируемый блоком 19, отсутствует. На этом первый цикл работы распределител  26 заканчиваетс  и начинаетс  второй. Первый импульс распределител  26 увеличивает на единицу состо  ие счетчика 1 (оно теперь равно двум). По адресу, записанному в счетчике 1 вторым импульсом распределител  26, из блока 2 пам ти осуществл етс  считывание следующей 24-разр дной группы, котора  переписываетс  в буферный регистр 3. Этим же вторым импульсом состо ние счетчика 17 также увеличиваетс  на единицу. Сигнал со второго выхода дешифратора 13 открывает второй элемент 31 коммутатора 4, поэтому следующий, третий импульс распределител  26 перепишет содержимое буферного регистра 3 в 25 - 48 разр ды предварительного регистра 5. При этом состо ние триггеров депшфратора 14 не изменитс . так как сигнал на первом выходе дешифратора 13 уже отсутствует. Следующий четвертый, п тый и шестой импульсы распределител  состо ни  блоков устройства не измен ет. В третьем цикле работы распредёлител  26 описанный выше процесс повтор етс . В буферный регистр 3 из блока 2 пам ти запишетс  треть  24-разр дна  группа, котора  затем перепишетс  в 49 - 72 разр ды предварительного регистра 5. В этом цикле распределител  26 число, запи санное в счетчик 17, станет равным числу, хранимому в регистре 18. При этом на выходе блока 19 по витс  единичный потенциал, который раз решит прохождение соответствующих импульсов распределител  через элементы 12, 20 и 45. Четвертый импульс распределител  26 с его п того выхода , пройд  через элемент 20, запишет единицу в счетчик -21 наборов. Этот же импульс с выхода элемента 20 пройдет через элемент 15 и перепишет содержимое предварительного регистра 5 в выходной регистр 6, с выходов которого информаци  поступает на первые входы блока 7, а также через блок 11 и коммутатор 8 на входы ОК 9 В регистр 23.блокировки никакой информации записано не было, поэтому блок 24 совпадени  пропустит сигнал о сбое по любому разр ду в случае несравнени  эталонной информации и реальной в блоке 7. Шестым импульсом распределител  26, который пройдет через элемент 45, эта информаци будет переписана в соответствующие разр ды регистра 25 сбоев. Этим же шестым импульсом, прошедшим через элемент 12, будут приведены в исходное состо ние счетчик 17 и триггеры дешифратора 14. Если при этом в регистре 25 не будет зафиксировано ни одного сбо , то распределитель 26 начнет следующий цикл работы, т.е. формирование следующего набора.теста . В случае фиксацией сбо  в регистре 25 этот сигнал через элемент 29 запретит формирование следующего цик ла распределител  26. Произойдет 00танов , и на индикацию будут выведены номера набора и номера каналов, в которых произошли сбои. Формирование коммутационного и блокировочного наборов аналогичны описанному выше. В первом случае дешифратором 14 активизируетс  элемент 16, а во втором - элемент 22. Если в регистр 23 будет предварительно записана кака -либо информаци , то сигналы о сбо х с выходов блока 7 не пройдут через те разр ды блока 24 совпадени , по которым в регистр 23 были записаны единицы. Использование изобретени  позволит значительно сократить объем блока пам ти. Действительно г как показано выде, при посто нной длине набора устройство тестового контрол  должно иметь объем пам ти, равный Л2 Мбит. Однако при контроле сложных устройств, имеющих небольшое количество внешних выводов, использование переменной длины набора позволит сократить объем пам ти в 8-10 раз. Например, дл  контрол  блоков процессоров необходимо 5000 тестовых наборов длиной 50 разр дов. Необходимый объем пам ти при этом составит 5000-50-250000 бит. С другой стороны при контроле комбинационных блоков требуетс  сравнительно небольшое количество тестовых наборов 100 - 400 при длине набора л,зОО - 4 00 разр дов. Необходимый объем пам ти при этом составл ет 400 400-160000 бит. Таким образом, объем 250000 бит при условии переменной длины набора удовлетвор ет возможности цифровых устройств любой сложности, тогда как при посто нной длине набора объем пам ти должен быть равен 2Мбит, что в 8 раз больше. Другим преимуществом предложенного устройства  вл етс  возможность блокировки сбоев по любым заданным разр дам, что позвол ет не только повысить помехоустойчивость устройства, но и сократить на 50% врем  разработки тестовых программ и на 30% врем  их отработки.

Vx

2:

a Ч. Q

A «N-t кТ o, иД4Л4аЗЩЛ SJhtboK-a s s

N

4 «M sh «0

55

..$- «s

N « n

CO

; 5Л a Д Й as

Claims (1)

1. УСТРОЙСТВО ТЕСТОВОГО КОНТРОЛЯ, содержащее счетчик адреса, блок памяти, буферный регистр, выходной регистр теста, первый блок сравнения, первый коммутатор, элемент задержки, блок формирования и защиты, счетчик тестовых наборов, распределитель импульсов, генератор импульсов, пульт оператора, элемент ИЛИ, причем группа выходов счетчика адреса соединена с группой информационных входов бло- , ка памяти, управляющий вход которого связан с первым выходом распределителя импульсов, подключенным через элемент задержки к первому управляющему входу буферного регистра, втот рой выход распределителя импульсов соединен с первым входом счетчика адреса, второй вход которого связан с вторым управляющим входом буферного регистра и с первым входом блока формирования и защиты, второй вход которого подключен к третьему выходу распределителя импульсов, вход которого подключен к выходу генератора, первый вход пуска и второй вход останова которого связаны соответственно с первым выходом пульта оператора и выходом элемента ИЛИ, второй выход обнуления и третий выход запуска пульта оператора связаны соответственно с первым входом счетчика тестовых наборов и с первым управляющим входом первого коммутатора, группа информационных входов которого подключена к первой группе выходов блока формирования и защиты, первый и второй выходы первого коммутатора < соединены соответственно с первым и вторым входами первого блока сравнения, группа входов-выходов первого коммутатора подключена к объекту контроля, первая группа входов элемента ИЛИ соединена с второй группой выходов блока формирования и защиты, группа входов которого связана с группой выходов выходного регистра, подключенной к группе входов первого блока сравнения, группа выходов блока памяти соединена с группой информационных входов буферного регистра, отличающеес я тем, что, § с целью сокращения объема памяти устройства и улучшения его помехоустойчивости, в устройство введены второй коммутатор, предварительный регистр теста, элемента И—ИЛИ, дешифратор группы, дешифратор команд, первый, второй, третий, четвертый и пятый элементы И, счетчик групп в тестовом наборе, регистр длины набора, второй блок сравнения, регистр блокировки, блок элементов И, регистр сбоев, причем управляющий вход и группа информационных входов второго коммутатора подключены соответственно к четвертому выходу распределителя импульсов и к группе выходов дешифратора группы, первый выход группы выходов которого соединен с первым входом дешифратора команд, второй вход которого связан с выходом элемента И-ИЛИ, первый, второй и третий входы которого соединены соответственно с вторым управляющим входом счетчика адреса, пятым входом распределителя импульсов и выходом второго блока сравнения, первая и вторая группы входов которого подключены соответственно к группе выходов регистра длины набора и группе выхо- ] 07 5265 дов счетчика групп в тестовом наборе, подключенных к группе входов дешифратора группы, первый и второй входы счетчика групп в тестовом наборе соединены соответственно с выходом элемента И-ИЛИ и первым выходом распределителя импульсов, группа входов дешифратора команды соединена с группой выходов буферного регистра, первый, второй, третий выходы дешифратора команды соединены соответственно с первыми входами первого элемента И, второго элемента И и четвертого элемента И, вторые входы которых подключены к второму входу счетчика наборов и выходу третьего элемента И, первый и второй входы которого связаны соответственно с шестым выходом распределителя импульсов и с выходом второго блока сравнения и первым входом пятого элемента И, второй вход которого подключен к пятому выходу распределителя импульсов, выход пятого элемента И соединен с первым управляющим входом регистра сбоев, второй управляющий вход которого связан с первыми входами счетчика наборов, регистра блокировки и выходного регистра, группа информационных входов регистра сбоев подключена к группе выходов блока элемента И, группа входов которого связана с группой выходов регистра блокировки, второй управляющий вход и группа информационных входов которого соединены соответственно с выходом четвертого элемента И и группой выходов предварительного регистра теста, подключенных к группе информационных входов выходного регистра, второй управляющий вход которого соединен с выходом первого элемента И, выход второго элемента И связан с вторым уп-i равняющим входом первого коммутатора, группа выходов регистра сбоев соединена с второй группой входов элеме'нта ИЛИ, первая и вторая группы выходов предварительного регистра теста подключены соответственно к группе выходов буферного регистра и второго коммутатора,управляющий вход предварительного регистра теста соединен с первым входом пульта опёр'атора .

   * 2