SU1019445A1 - Устройство дл цифрового преобразовани координат - Google Patents

Abstract

1. УСТРОЙСТВО ДЛЯ ЦИФРОВОГО ПРЕОБРАЗОВАНИЯ КООРДИНАТ, содержащее блок посто нной пам ти, перва  группа входов которого подключена к выходам дешифратора, два коммутатора и три регистра, первые входы которых  вл ютс  соответственно первым, вторым и третьим информационными входами устройства, два сумматора-вычитател , выходы которых соединены с вторыми входами первого и второго регистров и с первым и вторым выходами устройства, два переключающих элемента, выходы первого из которых соединены с первыми входами первого и второго сумматоров-вычитателей, выходы второго переключающего элемента соединены с вторыми вxoдa в первого и второго сумматоров-вычитателей, управл ющие входы которых подключены к первому выходу блока управлени  , второй выход которого соединен с управл ющими входами первого и второго переключающих элементов, первого и второго коммутаторов, выход первого коммутатора соединен с первым входом дешифратора, вход блока управлени   вл етс  управл ющим входом устройства, отличающеес  тем, что, с целью сокращени  оборудовани , оно содержит два сдвигател / группу дешифраторов и два мультиплексора, информационные входы которых соединены соответственно с информационными выходами первого и второго регистров, управл ющие входы которых соединены с третьим выходом блока управлени , четвертый выход которого подключен к управл ющим входам первых и вторых мультиплексоров и сдвигателей, выходы первого и второго мультиплекссфов подключены к информационным входам второго коммутатора, информа (Л ционные входы первого коммутатора соединены с выходами знаковых разр дов первого и второго регистров, выход второго коммутатора подключен к второму входу дешифратора, выходы третьего регистра соединены с информационными входами группы дешифратсг-( рое, управл ющие входы которых соединены с п тым выходом блока управлени , ;с а выходы подключены к второй группе 4i входов блока посто нной пам ти, пер4 вый и второй выходы которого соедисл нены с информационными входами первого и второго сдвигателей, выходы которых подключены к информационным входам первого и второго переключающих элементов. 2. Устройство по п. 1, о т л и ч аю щ е 6 с   тем, что блок управлени  содержит триггеры, элементы И, ИЛИ, задержки, счетчики, дешифраторы , счетчик тактов, счетчик циклов, одновибратор и генератор пр моу

Description

гольных импульсов, выход которого подключен к первому входу первого элемента И, второй вход которого по ключен к выходу первого триггера, выход первого элемента И соединен с входом первого счетчика, выход которого подключен к входу второго счетчика, выход которого подключен к первому входу счетчика TaKtOB, выходы которого соединены соответст венно с входами первого дешифратора ,, группа вых:одов которого соедине на с четвертым выходом блока, управл ющий выход первого дешифратора подключен к третьему входу первого элемента И и к первы входам второг и третьего элементов И, вторые вход которых соединены с управл ющим выходом второго дешифратора,.группа входов которого соединена с п тым выходом блока, входы второго дешифратора соединены с выходами счет чика циклов,.первый вход которого и первый вход первого элемента ИЛИ соединены с выходом элемента задерж 5 ки, вход которого и третий выход блока подключены к выходу второго элемента И| выход третьего элемента И соединен с первым входом первого триггера, второй вход которого  вл етс  входом блока, выход первого триггера через одновибратор под-,; ключен к единичным входам второго и третьего триггеров, к второму входу счетчика циклов и к второму входу первого элемента ИЛИ,- выход которого соединен с вторым входом счетчика тактов, счетные входы второго и третьего триггеров соединены с выходом первого счетчика, единичный и нулевой выходы третьего триггера соединены соответственно с входами второго элемента ИЛИ, выходы первого и второго элементов ИЛИ, единичный и нулевой выходы третьего триггера соединены с первым выходом блока, единичный и нулевой выходы второго триггера соединены с вторым выходом блока.

1

Изобретение относитс  вычислительной технике и может быть использовано дл  аппаратурной реализации операций преобразовани  пр моугольных и пол рных координат в пр моуголные в системах управлени  роботами, манипул торами, а также в различных навигационных системах.

Известно устройство дл  вычислени  координат вектора, содержащее четыре сдвигающих регистра, три сумматора-вычитател , элемент И, два коммутатора и блок посто нной пам ти П.

Недостатком устройства  вл етс  относительно низкое быстродействие , 5 также деформаци  длины вектора в результате его поворота.

Наиболее близким по технической сущности к изобретению  вл етс  цифровой преобразователь координат, содержащий блок посто нной пам ти, устройство управлени , два коммутатора и три регистра, входы первого и второго из которых соединены соответственно с выходами первого и второго сумматоров-вычитателей, выходы которых  вл ютс  выходами устройства причем входы первого и второго элементов НЕ соединены с выходами

5 первого и второго регистров и с

одними входами первого и второго KOM мутаторов, а выходы через другие входы этих же коммутаторов соединены с входами третьего коммутатора,

10 управл кхций вход которого соединен с управл ющими входами ключей и с соответствующим выходом устройства управлени , а выход через дешифратор соединен с одной группой входов блока посто нной пам ти, друга  группа входов которого через распределитель соединена с соответствующими выходами разр дов третьего реги- , стра, а также через элемент ИЛИ-НЕ,

20 и устройство управлени  с управл ющим входом распределител , последний выход которого подключен к одному из входов устройства управлени , соответствующий выход которого

25 соединен с управл ющими входами сумматоров-вычитателей , одни входы ко3

торых через соответствующие выходы первого и второго ключей подключены к выходам блока посто нной пам ти, а другие входы подключены соответственно к вторым выходам второго и

первого ключей, причем выходы старши разр дов первого и второго регистров соединены с управл ющими входами первого и второго коммутаторов, атакже с соответствующими входами устройства управлени  23.

Недостатками известного устройства  вл ютс  большие затраты посто нной пам ти, а также жестка  за симость между разр дностью устройства и его быстродействием.

Целью изобретени   вл етс  сокращение оборудовани . .

Поставленна  цель достигаетс  тем, что устройство дл  цифрового преобразовани  координат, содержаще блок посто нной пам ти, перва  группа входов которого подключена к выходам дешифратора, два /коммутатор и три регистра, первые входы которых  вл ютс  соответственно первым, вторым и третьим информационными входами устройства, два сумматора вычйтател , выходы кото рых соединены с вторыми входами первого и второго регистров и с первым и вторым выходами устройства два переключающих элемента, выходы первого из которых соединены с первыми входами первого и второго сумматоров-вычитателей, выходы второго переключающего элемента соединены с вторыми входами первого и второго сумматоров-вычитателей , управл ющие входы которых подключены к первому выходу блока упралени , второй выход которого соединен с управл ющими входами первого и второго переключающих элементов , первого и второго коммутаторов , выход первого коммутатора соединен с первым входом дешифра тора, вход блока управлени   вл етс  управл ющим входом устройства, содержит два сдвигател , группу дешифраторов и два мультиплексора, информационные входы которых соединены соответственно с информационными выходами первого и второго регистров , управл юиие входы коториых соединены с третьим выходом блока управлени , четвертый выход которого подключен к управл ющим входа первых и вторых мультиплексоров

kkS .

и сдвигателей, выходы первого и второго мультиплексоров подключены к информационным входам второго коммутатора, информационные вхоS ды первого коммутатора соединены с выходами знаковых разр дов первого и второго регистров, выход второго KOMMyTaTqja подключен к второму входу дешифратора, выходм третьего регистра соединены с ин0 формационными входами группы деамфраторов , управл ющие входы которых соединены с п тым аыходсм блока управлени , а выходы подклюмефш к второй группе входов б рка посто нной

15 пам ти, первый и втснэой выходы которого соединены с информацисмными входа-, ми первого н второго сдвигате1№Й, выходы которых подключены к информационным входам первого и второго

20 переключающих элементов.

Блок управлени  устройства содержит триггеры, элементы И, ИШ, задержки , счетчики ,д 1Ифраторы, счётчик Тактов, счетчик циклов, одновибратор и генератор г  моугольных импульсов, выход которого подключен к первому входу первого элемента И, второйвход которого подключен к выходу первого триггера, выход первого

30 элемента И соединен с входом первого счетчика, выход которого подключен к входу второго счетчика, выход которсн о подключен к первому входу счетчика тактов, шдходы

35 которого соединены соответственно с входами педвого дешифратора, группа обходов которого соединена с четвертым выходом блока, управл ющий выход первого дешифрато40 ра подключен к третьему входу первого элемента И и к входам второго и третьего элементов И, вторые входы.кот{фых соединены с управл ющим выходом второго деши(|фато45 ра, группа выходов которого соединена с п тым выходом блока, входы второго дешифратора соединены с вы- . ходами счетчика циклов, першей которого и первый вход первого эле50 мента ИЛИ соединены с выходом элемента Задержки, вход которого и третий выход блока подключены к выходу второго элемента И, выход третьего элемента И соединен с первым входом

55 первого триггера, второй вход которого  вл етс  входом блока, выход первого триггера через одновибрато э подключен к единичным входам второго и третьего триггеров, к второму входу сметчика циклов и к второму входу первого элемента ИЛИ, выход которого соединен с вторым входом счетчика тактов, счетные входы второго и третьего триггеров соединены с выходом первого счетчика, единичный и нулевой выходы третьего триггера соединены соответственно с входами второго элемента ИЛИ., выходы первого и второго элементов ИЛИ, ещи ничный и нулевой выходы третьего (Триггера соединены соответственно с входами второго элемента ИЛИ выход первого и второго элементов ИЛИ, единичный и нулево( выходытретьего триггера соединены с первым выходом блока, единичный и нулевой выходы второго триггера соединены с вторым выходом блока.

На фиг. 1 представлена структурна схема устройства цифрового преобразовани  координат; на фиг 2 - схема блока управлени .

Устройство содержит регистры 1-3, мультиплексоры k и 5, коммутаторы 6 и 7. дешифратор 8, группу дешифраторов 9, сдвигатели 10 и 11, блок 12 посто нной пам ти, переключающие элементы 1 3 и 1 , сумматорывычитатели 15 и 16, блок 17 управлени , входы 18-20, выходы 21 и 22 устройства, триггеры 23-25, одновибратор 26, генератор 27 пр моугольных импульсов, элементы И 28-30, счетчики 31 и 32, счетчик 33 тактов , счетчик З циклов, дешифраторы 35 и 36, элемент 37 задержки, элементы ИЛИ 38 и 39, вход блока управлени  и выходы ii1- 5.

Принцип функционировани  устройства основан на реализации выражений

x x-cosoi -у sinot.

sinoi . (1 )

с использованием посто нного запоминающего устройства (ПЗУ), имеющего следующую логическую схему работы

С oLj 0 С -sin d-j.

где i-  масть кодов (ли N при условии их представлени  в виде суммы

X ..+Х.+ ...+ Хр, У У2+...+У,+ . .. +УРoLj -J-часть кода угла N, причем код угла также представлен в виде суммы ., ..+ .. . # -признак приформировани  ( по совокупности величин С и oty определ ющих адрес, записывают слово двойной разр дности, первые п разр дов которого определ ют значение С{ cosbLj, а вторые п разр дов С

Р,М-количество частей (равных по разр дности ),на которые разбиваютс  соответственно коды М,, Ми N.

Подставл   значени  кодов в виде суммы в выражени  (1 ), а также i1cnoльзу  логическую схему работы ПЗУ,приход т к рекурентным соотношени м,по i которым функционирует устройство.

Вывод рекурентных соотношений. П р и м е р. Р 3, М 2.

Исходные данные записываютс  в виде

X Х2+ У У2+Уз5

Подставл   координаты в виде cyMMj а угол только первой части о, получают

X(,sin rf)-. (.,(Tt co3dL y 5 nd J,

x sin

jWS X si n otj+(, Sin et),

где результирующие координаты , полученные как результат поворота исходных координат X и У на

угол oL,

или

(x.cosot -v.sinoCJ,

3

5 (v.C05ot X.SiHOC). (1И)

С учётом основной задами сокращени  объема пам ти следует указать , что константы С cosot и C-jsinod, записанные в пам ти, вычислены по существу только дл  диапазона измене- НИИ, старших частей кодов Н, или Ny. Поэтому при вводе в ПЗУ i-и масти кода Nj или Х ее абсолютна  , величина автоматимески возрастает в 2 раз, где р п/р. Дл  компенсации этого увеличени  считанные из ПЗУ константы должны уменьшатьс  во столько же раз. В св зи с изложенным выражение (l.l) можно представить в общем виде , -( , .E:(ftx,2«-«,Kj -{i)P .|,, fc )p -ш , -{pj V VKJj - ), кг, где в квадратных показаны величины поступаю1чие на вход ПЗУ, а в фигурных - константы, считанные из ПЗУ. fk nyчeнныe вьфаженн  отражают ал горитм повсфота вектора с координат X и У на угол «|Ц, определ  гфи этом координаты )rii У повернут го вектора. Но так как оС то необходи МО ве кт ор с координ ат ами У повернуть еще на угол что осуществл етс  с использованием выражений (1.2). Использу  результаты примера, пр вод т рекурентные выражени , в соот ветствйи с которыми функционирует устройство .2 ta-f ; .|(i.)p, / -{i-UP ,,( 2.. ; |(,lot, (zr ,2,...P, ,2...M. Анализ алгоритма (2) показывает что содержимое круглых скобок опред л ет действи , необходимее дл  выполнени  такта, состо щего из двух полутактов, результаты которых алгебраически суммируютс . В течение i-ro. такта обрабатываютс  1-е част Х и У; кодов координат, причем во врем  первого полутакта Х| , а во врем  второго - У|. Очевидно, что полна  обработка координат осуществл етс  заР тактов, определ ющих один цикл., В результате выполнени  j-ro цикла вектор с координатами У иповорачиваетс  на угол оС, 5 а полученные Х yO toBместно с углом +  вл ютс  исходными данными следующего цикла и т.д. Полное преобразование завершаетс  за M циклов, в течение которых осуществл  етс  последовательный поворот вектора на углы еИ.сСу, ot. Устройство работает следующим образом . В начальный момент координаты X , У и угол ot по входам 18-20 зано- . с тс  в регистры 1-3 соответственно. Знаковые разр ды регистров 1 и 2 поступают на вход коммутатора 6, а выходы значащих разр дов поступают на входы мультиплексоров j и 5 которые под управлением блока 17 пропускают на вход коммутатора 7 только первые части кодов Х° и У, т.е. первые Р разр дов кодов Х°и У°. Коммутаторы 6 и 7 устанавливаютс  блоком 17 управлени  в положени , соответствующие первому полутакту, при котором на вход дешифратора 8 поступают знаковый разр д и перва  часть кода. Одновременно управл ющий сигнал с блока 17 управлени  разрешает дешифрацию первой части оС. кода угла oL с использованием первого из деши(чэаторов группы дешифраторов 9. В результате совместной работы указанных дешифраторов из блока 12 посто нной пам ти считываютс  константы Xjp созЫ-И Х sinoL, которые через сдайгатели 10 и 11, управл емые синхронно .с мультиплексорами и 5, и через переключающие элементы 13 и Н, управл емые синхронно с коммутаторами 6 и 7, поступают в сумматоры-вычитатели 15 и 16. При выполнении второго полутакта коммутаторы 6 и 7 и элементы 13 и k переключаютс , и теперь на входы дешифратор.а 8 поступают знаковый разр д и старша  часть У L кода Считанньй из блока 12 посто нной пам ти константы 0 и Y°sin dL через сдвигатели 10 и 11, элементы i 3 и 1 поступают на входы сумматоров-вычитателей 15 и 16,- где сумкмруютс  с результатами первого полутакта в соответствии с выражением (2). Дл  правильной реализации этого выражени  элементы 13 и 14 в первом полутакте осуществл ют передачу по пр мым св з м в сумматоры-вычитатели 15 и 16, устанавливаемые в режим суммировани , а во втором полутакте по перекрестным св з м, причем сумпереводитс  в ре мат op-вычит ател ь жим вычитани .На этом nepBMti такт вычислительного процесса завершаетс . Второй такт начинаетс  при переключении мультиплексоров J.S и сдвига телей 10 11 во вторые положени , при этом мультиплексоры и 5 подключают к входам коммутатора 7 втол rt И У л кодов координат рые части уО .. „о X и У°, а сдвигатели 10 и 11 в этом положении осуществл ют сдвиг на Р разр дов вправо, т.е. уменьшают считанные константы в раз. Коммутаторы 6,7 и элементы Ufl устанавливаютс  в положение, соответствующее первому полутакту. Дальнейший процес выполнени  второго такта аналогичен предудыщему. После завершени  Р-го такта закан чиваетс  первый цикл вычислений, в результате которого в сумматорах-вычитател х 15 и 16 будут сформированы в соответствии с выражением (2) величины У |отражающие значение координат вектора, повернутого на УГОЛ of. Дл  дальнейшего прео азовани  содержимое сумматоров-вычитателей 15 и 16 пересылаетс  в регистры 1 и 2 соответственно а блок 17 управлени  включает теперь второй дешифратор из группы дешифраторов 9,т.е. во втором цикле будет осу ществл тьс  поворот вектора на уголс Через М циклов процесс преобразовани  заканчиваетс  , содержимое сумматоров-выч т.ателей 15 и 1б равно и .Эти значени  передаютс  на выходы 21 и 22. Блок управлени , осуществл ющий координацию действий устройства, работает следующим образом. Первоначально исходные данные зан с тс  в регистры 1-3. Вычислительный процесс начинаетс  с подачи пускового импульса на вход 0 блока 17 управлени , в результате чего три гер 23 устанавливаетс  в единичное состо ние, которое разрешает работу элемента И 28. Перепад из О в 1 триггера 23 запускает одновибратор 2 генерирующий одиночный импульс,который устанавливает триггеры 24 и 2$ в единичные состо ни , первый из которых по выходу 41 устанавливает коммутаторы 6,7 и переключающие элементы 13,14 в положени , соответствующие выполнению первого полутакта , а второй - по выходу 42 переводит сумматоры-вычитатели 15 и 16 в «i режим суммировани . Импульс с одновибратора 2б также сбрасывает счетчик З циклов, а через элемент ИЛИ 39 счетчик 33 тактов. Нулевые значени  счетчиков 33 и З преобразуютс  дешифраторами 35 и Зб.Сигнал на первом выходе дешифратора 35, снимаемый с выхода 43, устанавливает мультиплексоры i,5 и сдвигатели 10, 11 в первые положени , соответствующие первому такту вычислений. Сигнал на первом выходе дешифратора 36, снимаемый с выхода kS, разрешает дешифрацию первой части кода угла, т.е. разрешает работу первого дешифратора из группы дешифраторов 9. Импульсы с генератора 27 через разрешенный сигналом - с триггера 23 и отсутствием сигнала на {Р+1 )-м выходе дешифратора 35, элемент И 28 поступают на счетчик 31, коэффициент пересчета которого определ етс  временем , необходимым дл  выполнени  одного полутакта. После выполнени  первого полутакта на выходе счетчика 31 по вл етс  импульс, который, поступа  на счетные входы триггеров 2Ц и 25, опрокидывает их, а они в свою очередь перевод т коммутаторы 6 и 7, элементы 13 и 14 и сумматорывычитатели 15 и 16 в положени , соответствующие второму полутакту. Одновременно импульс с выхода счетчика 31 поступает на вход счетчика 32, коэффициент которого равен 2, т.е. двум импульсам на входе соответствует один на выходе. Тогда после ; второго полутакта на выходе счетчика 32 по витс  импульс, увеличивающий счетчик 33 тактов на единицу. Новое значение счетчика 33 тактов преобразуетс  дешифратором 35 в сигнал на его втором выходе, устанавливающии мультиплексоры 4,5 и сдвигател ми 10,11 во вторые положени . После выполнени  Р-го такта на последнем (Р+1 )-м выходе дешифратора 35 по вл етс  сигнал, который, во-первых, запрещает прохождение импульсов с генератора 27 через элемент И 28, а, во-вторых, через разрешенный отсутствием сигнала на (М+1 )-м выходе дешифратора Зб элемент И 29 поступает с выхода 44 на регистры 1 и 2, осуществл   запись в них содержимого сумматоров-вычитателей 15 и 16 соответственно . Далее сигнал с выхода

11

элемента 29 И через элемент 37 за ,)ержки, необходимый дл  задержки сигнала на врем  полного заверше- ни  перезаписи содержимого сумматоров -вычитателей 15 и V6 в регистры 1 и 2, поступает на вход счетчика З циклов, увеличива  его содержимое на единицу, и через элемент ИЛИ сбрасывает сумматоры-шлчитатели и счетчик 33 тактов. Новое значение счетчика 3 циклов преобразуетс  дешифратором 36 в сигнал на втором его выходе, что разрешает работу второго дешифратора из группы дешифраторов 9, т.е. теперь в процессе преобразовани  участвует втора  часть кода узла. Сброс, счетчика 33 тактов снимает .сигнал с(Р+1 )-го: выхода дешифратора 35, а это в свою очередь снима18 je «je 019 5 2 .

ет запрет с элемента И 28, и импульсы с генератора 27 поступают на счетчик 31 и т.д. Второй цикл протекает аналогично первому. 5 После окончани  Р-го такта Н-го цикла сигнал с (Р+1)-го выхода дешифратора 35, г оход  через элемент И 30, разрешенный сигналом на (М+1 )-ом выходе дешифратора 36j, to сбрасывает триггер i23, зап|5ёща  дальнейший процесс преобразовани . Содержимое сумматоров-вычитателей 15 и 16 определ ет искомые координаты .

15

Расчеты показывают, что предлагаемое устройство при одинаковых характеристиках с известным устройством требует примерно в 2 раза меньший объем пам ти.

Фаг.1

/

Фиг.2

/ 3

к 1,2

к ,5Л11

Claims (2)

1. 754) 1. УСТРОЙСТВО ДЛЯ ЦИФРОВОГО ПРЕОБРАЗОВАНИЯ КООРДИНАТ, содержащее блок постоянной памяти, первая группа входов которого подключена к выходам дешифратора, два коммутатора и три регистра, первые входы которых являются соответственно первым, вторым и третьим информационными входами устройства, два сумматора-вычитателя, выходы которых соединены с вторыми входами первого и второго регистров и с первым и вторым выходами устройства, два переключающих элемента, выходы первого из которых соединены с первыми входами первого и второго сумматоров-вычитателей, выходы второго переключающего элемента соединены с вторыми входами первого и второго сумматоров-вычитателей, управляющие входы которых подключены к первому выходу блока управления , второй выход которого соединен с управляющими входами первого и второго переключающих элементов, первого и второго коммутаторов, выход первого коммутатора соединен с первым входом дешифратора, вход блока управления является управляющим входом устройства, отличающееся тем, что, с целью сокращения оборудования, оно содержит два сдвигателя,' группу дешифраторов и два мультиплексора, информационные входы которых соединены соответственно с информационными выходами первого и второго регистров, управляющие входы которых соединены с третьим выходом блока управления, четвертый выход которого подключен к управляющим входам первых и вторых мультиплексоров и сдвигателей, выходы первого и второго мультиплексоров подключены к информационным входам второго коммутатора, информационные входы первого коммутатора соединены с выходами знаковых разрядов первого и второго регистров, выход второго коммутатора подключен к второму входу дешифратора, выходы третьего регистра соединены с информационными входами группы дешифратсг-< ров, управляющие входы которых соединены с пятым выходом блока управления, а выходы подключены к второй группе входов блока постоянной памяти, первый и второй выходы которого соединены с информационными входами первого и второго сдвигателей, выходы которых подключены к информационным входам первого и второго переключающих элементов.
2. 2. Устройство по π. 1, о т л и ч ю щ е е с я тем, что блок управления содержит триггеры, элементы И, ИЛИ, задержки, счетчики, дешифраторы, счетчик тактов, счетчик циклов, одновибратор и генератор прямоуSU ..„1019445 >

   а1019445 гольных импульсов, выход которого подключен к первому входу первого •элемента И, второй вход которого подключен к выходу первого триггера, выход первого элемента И соединен с входом первого счетчика, выход которого подключен к входу второго счетчика, выход которого подключен . к первому входу счетчика тактов, выходы которого соединены соответственно с входами первого дешифратора,. группа выходов которого соединена с четвертым выходом блока, управляющий выход первого дешифратора подключен к третьему входу первого элемента И и к первые входам второго и третьего элементов И, вторые входы которых соединены с управляющим выходом второго дешифратора,.группа входов которого соединена с пятым выходом блока, входы второго дешифратора соединены с выходами счетчика цикловпервый вход которого и первый вход первого элемента ИЛИ соединены с выходом элемента задерж ки , вход которого и третий выход блока подключены к выходу второго элемента И» выход третьего элемента И соединен с первым входом первого триггера, второй вход которого является входом блока, выход первого триггера через одновибратор под-л ключей к единичным входам второго и третьего триггеров, к второму входу счетчика циклов и к второму входу первого элемента ИЛИ,- выход которого соединен с вторым входом счетчика тактов, счетные входы второго и третьего триггеров соединены с выходом первого счетчика, единичный и нулевой выходы третьего триггера соединены соответственно с входами второго элемента ИЛИ, выходы первого и второго элементов ИЛИ, единичный и нулевой выходы третьего триггера соединены с первым выходом блока, единичный и нулевой выходы второго триггера соединены с вторым выходом блока.