SU883900A1 - Устройство дл потенцировани - Google Patents

Description

1

Изобретение относитс  к вычислительной технике и предназначено дл  использовани  в специализированных и универсальных вычислительных устройствах .

Известно устройство дл  вычислени  элементарных функций (в том числе и потенцировани ) табличного типа на основе посто нного запоминающего устройства, в котором регистр адреса блока пам ти используетс  в качестве регистра аргумента, а регистр числа блока используетс  в качестве регистра аргумеита, а регистр числа блока пам ти - в качестве регистра результата устройства. Такое устройство имеет предельно высокое быстродействие 11.

Однако область применени  ограничиваетс  8-12 двоичными разр дами аргумента,, поскольку объем блока пам ти быстро pacfer с увеличением разр дности аргумента. Современные вычислительные система работают с аргументами, имеющими разр дность до 64 разр дов.

Наиболее близким по технической сущности к предлагаемому изобретению  вл етс  устройство дл  йотёиггиг рованиЯг содержащее регистр аргумеита , два блока пам ти, узел сдвига, триггер, блок управлени , три коммутатора , выполненные в виде схем

f И-ИЛИ, буферный регистр, регистр результата , сумматор 12.

Однако известное устройство при достаточно высоком быстродействии имеет большие объемы блоков пам ти.

Цель изобретени  - сокращение

10 аппаратурных затрат на блок пам ти.

Поставленна  цель достигаетс  тем, что устройство, содержащее регистр аргумента, блок пам ти, буферный регистр, три коммутатора и реIS гистр результата, причем выход старших разр дов регистра аргумента подключен к первому информационному . входу первого коммутатора, выход которого через блок пам ти соедданеи

Claims (2)

1. 20 с входом буферного регистра, выход которого подключен к первому )мационному входу второго коммутатора, содержит блок умножени , причем выход млафшх разр дов регистра аргу 5 мента и выход буферного регистра соединены соответственно со вторым и первым информационными входами соответственно первого и третьего коммутаторов, выходы второго и третьего -коммутаторов подключены к первому и вторйму входам блока умножени , выход которого через регистр результатов соединен со вторыми информационными входами второго и третьего коммутаторов первые и вторые у гравл ющие входы коммутаторов соэдинены с соответствующими входами синхронизации устройства. На чертеже представлена блок-схема устройства. Устройство содержит регистр 1 аргумента/блок 2 пам ти,коммутаторы 35 ,буферный регистр б,блок 7 умножени регистр 8 результата, выходы 9 - 14 синхронизации. Вычисление .функции двух от аргумента X ( OiXXl) производитс  в устройстве на основе следующих Соотношений . Если аргумент X имеет разр дность т,то примем, что XI - число ,образованное ;2 старшими разр дами аргумента, X 2 - число, образованно 2 мпадшйми разр дами аргумента. Тогда У 2 2 2 . Диапазон изменени  числа XI производитс  к диапазону изменени  чи ла Х2.путем преобразовани  XI XI - 2 ) if.2 Тогда Y , . В последнем выражении числа XI и Х2 наход тс  в том же диапазоне, поэтому рл  вычислени  выражений 2X1 JJ достаточно одного блсжа пам ти. Устройство работает следующим образом . Значение аргумента X находитс  в регистре 1. В первом такте работы устройства сигнал, ПОСТУПИВШИЙ по управл5тощему входу 9, пропускает на вход блока 2, хран щего таблицу пре образований 7 значение XI.С выхода блока 2 значение поступает в буферный регистр 6. Во втором такте содержимое буферного регистра 6 пос тупает через коммутатор 4 по управл ющему сигналу 12 и через коммутатор 5 по управл ющему сигналу 14 на входы блока 7 умножени , на котором возводитс  S квадрат и записы ваетс  в регистр 8. В том же такте по управл ющему сигналу, поступающе по входу 10, значение Х2 из регистр :;1 аргумента nocTynaet на вход бпока 2, из которого считываетс  значение 2 и записываетс  в регистр Следующие % 1 тактов повтрр ю . СИ следующей операцией. По управл ю сигналам, поступающим по входам 11 и 13, содержимое регистра 8 результата поступает через коммутато1« 4 и 5 на вход блока 7 умножител , где возводитс  в квадрат и с его .та хода с оза записываетс  в регистр 8 результата. В .результате данных one раций в регистре8 находитс  значев последнем такте по управл ющему сигналу, поступающему по входу 13, содержимое выходного регистра 8 проходит через коммутатор 5 на вход блока 7 умножени , а по управл ющему сигналу, поступающему по входу 12 на другой вход блока 7 умножени , поступает содержимое буферного регистра б через коммутатор 4. В блоке умножени  формируетс  искомое значение , которое поступает в регистр 8 результата и из него на выход устройства . В данном устройстве требуетс  обьем пам ти, равный , Q m 2 I бит, . при m 24 получаем Q 24-2 98304 бит. Суммарный объем используемой в известном) устройстве пам ти определ етс  выражением QI г.уР-к + (т - k + 1 Cogft{m-k+l).. +1)% где k -т а функци  f х)Х представл ет собой наименьшее целое число, не менее X. Дл  m 24 получаем Q 224400 бит. В предлагаекюм устройстве по сравнению с известным объем пам ти уменьшен как минимум на величину Q-I- Q m,f k + 1) eog5(m-k + 1) I + 1 J л . Формула изобретени  Устройство дл  потенцировани , содержащее регистр аргумента, блок пам ти, буферный регистр, т)ри .коммутатора и регистр результата;, причем выход старших разр дов регистра аргумента подключен к первому :инфррмационному входу первого коммутатора, выход которого через блок пгич ти соединен с входом буферного регистра, выход которого подключен к первому информационному входу второго коммутатора , отличающеес  тем, что,с целью сокргицени  аппара|турных затрат, оно содержит блок умножени , причем выход млгщших-разр дов аргумента   выход буферного регистра соединены соответственно со вто|жт и первым инфосм/сацнопньоли входами соответственно первого и третьего коммутаторов, выходы второго и третьего кок нутаторов подключены к первому и второ входгш блока умножени , выход которого через регистр результатов соединен со вторыми информационными выходами второго и третьего коммутаторов, первые и вторые управл ю1цне входы уоаиу  торов соединены с соответствующими входами синхронизации устройства.

   Источники информации, прин тые Bio внимание при экспертизе 1. Хемел А. Выполнение математических операций с помощью ПЗУ-.

   Экспрессинформаци , Сери ,ВТ, 1970, 32, с.27-29,,рис. 4.
2. 2. Авторское свидетельство СССР №641448, кл. G Об F 7/38, 1979 (прототип ) .

   L1

   |/«

   г.д

   i

   j-j