SE452516B

SE452516B - METHOD AND DEVICE FOR META ELECTRIC EFFECT TRANSFER IN A CONDUCT

Info

Publication number: SE452516B
Application number: SE8501603A
Authority: SE
Inventors: M A Robinton; A H Starkie
Original assignee: Robinton Prod Inc
Priority date: 1983-08-01
Filing date: 1985-04-01
Publication date: 1987-11-30
Also published as: DE3448182C2; SE8504815L; GB2178545A; DE3448185C2; GB2154329B; GB2178261B; CA1253968A; SE453129B; GB8507289D0; GB2178261A; IT1176528B; GB2178545B; NL8420205A; SE8504815D0; FR2555381A1; IT8422167A0; DE3490349T1; CH672847A5; GB2178260B; GB2178177A

Description

452516 _ ("spännings-offsets"l i de aktiva kretselementen. Systemet borde därför med stor fördel innefatta ett system för nollinställningsfelkompensation, som på ett eko- nomiskt sätt kan kompensera fel i ett flertal förstärkarelement. 452516 _ ("voltage offsets" 1 in the active circuit elements. The system should therefore be large advantage include a zero-setting error compensation system, which on an eco- can compensate for errors in a plurality of amplifier elements.

I enlighet med vad som ovan sagts anvisas enligt uppfinningen en metod och en anordning för att mäta elektrisk effekt, som flyter i en ledning. Anordningen innefattar organ för att övervaka ström- och spänningssignaler i ledningen. En första signalomvandlare ger en första analog signal, som är proportionell mot en av ström-och spänningssignalerna, och en andra signalomvandlare ger en andra analog signal, som är proportionell mot den andra av ström- och spänningssigna- lerna. En modulator modulerar en av de analoga signalerna, så att en första mo- dulerad signal framställs, vilken kan ändras mellan två nivåer vid förutbestämda första klockintervall, så att den första modulerade signalen har en genomsnitts- nivå, som över ett tillräckligt tidsintervall är proportionell mot den valda analoga signalen. Första multiplikationsorgan finns för att styra den andra ana- loga signalen som svar på förändringar i den första modulerade signalens nivå, så att de analoga signalerna multipliceras med varandra och så att en produkt- signal framställs, som är proportionell not den energi, som överförs i ledning- en. En omvandlare omvandlar sedan produktsignalen till en första utgångssignal, som i den föredragna utföringsformen kan förändras mellan två nivåer vid förut- bestämda klockintervall på ett sätt som är proportionellt mot produktsignalen och mot energin som överförs i ledningen.In accordance with what has been said above, a method and a device for measuring electrical power, which flows in a line. The device includes means for monitoring current and voltage signals in the line. One first signal converter provides a first analog signal, which is proportional to one of the current and voltage signals, and a second signal converter provides a second analog signal, which is proportional to the other of the current and voltage signals lerna. A modulator modulates one of the analog signals so that a first mode dulated signal is produced, which can be changed between two levels at predetermined first clock interval, so that the first modulated signal has an average level, which over a sufficient time interval is proportional to the selected one analog signals. The first multiplier means is present for controlling the second analyzer. log the signal in response to changes in the level of the first modulated signal, so that the analog signals are multiplied by each other and so that a signal is produced, which is proportional to the energy transmitted in the line one. A converter then converts the product signal to a first output signal, which in the preferred embodiment can be changed between two levels at predetermined certain clock intervals in a manner proportional to the product signal and against the energy transferred in the line.

Mätanordningen enligt föreliggande uppfinning innefattar en omvandlare, som separat mäter energin vid varje polaritet i ledningen och innefattar digita- la organ för att ändra fasförhållandet mellan de analoga signalerna för att framställa en produktsignal, som är proportionell mot ett valt fasförhållande- värde såsom VARS eller Q. Anordningen innefattar också ett system för nollin- ställningsfelkompensation, som korrigerar nollinställningsfel för spänningarna i de olika operationsförstärkarna i mätsystemet, så att nollinställningsfel ("offset errors") undanröjes och så att hög noggrannhet erhålls. Det system för nollinställningsfelkompensation, som beskrivs nedan, korrigerar nollinställ- ningsfelen för spänningarna mellan ingångarna till N förstärkarelement. Systemet för nollinställningsfelkompensation innefattar N minneselement för nollinställ- ningsfelen, vilka element vart och ett är förbundet med en ingång till varje förstärkarelement, så att denna erhåller en kompensationsspänning, som väsentli- gen minskar nollinställningsfelet på förstärkarelementets andra ingång. Varje skillnad mellan kompensationsspänningen och förstärkarelementets nollinställ- ningsfel för spänningen benämns ett spänningsfel, som uppträder på den andra förstärkaringången. Systemet innefattar en nollinställningskrets, som i följd kan anslutas till vart och ett av de N förstärkarelementen och till de därmed _ 3 452 516 _ förbundna minneselementen för nollinställningsfelen, så att varje förstärkarele- ment i följd blir det utvalda förstärkarelement, som blir nollinställningsfel- kompenserat. Nollinställningskretsen ansluts först till den andra ingången till det utvalda förstärkarelementet under en periodiskt återkommande överföringspe- riod för att bestämma felspänningen. Nollinställningskretsen ansluts till min- neselementet för nollinställningfelet, vilket element är förbundet med en ingång till det utvalda förstärkarelementet under en periodiskt återkommande laddnings- period, som följer efter överföringsperioden. Systemet för nollinställningsfel- kompensation innefattar organ för att i följd tillhandahålla överförings- och laddningsperioderna för vart och ett av de N förstärkarelementen, så att noll- inställningsfelen i mätsystemet väsentligen undanröjs.The measuring device according to the present invention comprises a converter, which separately measures the energy at each polarity of the line and includes digital means for changing the phase relationship between the analog signals to produce a product signal which is proportional to a selected phase ratio value such as VARS or Q. The device also includes a system for zero position error compensation, which corrects zero setting errors for the voltages in the various operational amplifiers in the measuring system, so that zero setting errors ("offset errors") are eliminated and so that high accuracy is obtained. The system for zero-setting error compensation, as described below, corrects the zero-setting error the voltage errors for the voltages between the inputs of N amplifier elements. The system for zero setting error compensation, N memory elements for zero setting include which elements are each connected to an input of each amplifier element so that it obtains a compensating voltage which is substantially reduces the zero setting error at the second input of the amplifier element. Each difference between the compensation voltage and the zero setting of the amplifier element voltage fault for the voltage is called one voltage fault, which occurs on the other the amplifier input. The system includes a zero setting circuit, as in succession can be connected to each of the N amplifier elements and to those therewith _ 3 452 516 _ connected memory elements for the zero setting errors, so that each amplifier in succession, the selected amplifier element, which becomes the zero setting error, compensated. The reset circuit is first connected to the second input of the selected amplifier element during a periodically repeated transmission period to determine the fault voltage. The reset circuit is connected to the minimum the nose element for the zero setting error, which element is connected to an input to the selected amplifier element during a periodically charged charge. period, which follows the transfer period. The zero-setting error system compensation includes means for sequentially providing transmission and the charging periods of each of the N amplifier elements, so that zero setting errors in the measuring system are substantially eliminated.

Uppfinningen skall nu närmare beskrivas i samband med de bifogade ritning- arna, i vilka: Fig. 1 är ett schematiskt blockschema för en anordning för att mäta ener- gin i en ledning i enlighet med föreliggande uppfinning.The invention will now be described in more detail in connection with the accompanying drawings. in which: Fig. 1 is a schematic block diagram of an apparatus for measuring energy gin in a conduit in accordance with the present invention.

Fig. 2 är ett schematiskt kretsschema för den första modulatordelen av mätanordningen visad i fig. 1.Fig. 2 is a schematic circuit diagram of the first modulator part of the measuring device shown in Fig. 1.

Fig. 3 är ett schematiskt kretsschema för den första omvandlardelen för utgångssignalen i mätanordningen visad i fig. 1.Fig. 3 is a schematic circuit diagram of the first converter part for the output signal in the measuring device shown in Fig. 1.

Fig. 4 är en serie av diagram,vilka betecknas såsom fig. 4a-4g och vilka visar vissa valda inre signaler och utgångssignaler, som alstras, när mätanord- ningen enligt fig. 1-3 är i funktion.Fig. 4 is a series of diagrams, which are designated as Figs. 4a-4g and which shows certain selected internal signals and output signals, which are generated when measuring the operation according to Figs. 1-3 is in operation.

Fig. 5 är en serie diagram, vilka betecknas såsom fig. 5a-Si och vilka vi- sar vissa inre signaler och utgångssignaler, som alstras av omvandlaren i fig. 3 vid mätning av signaler av olika polaritet.Fig. 5 is a series of diagrams, which are designated as Figs. 5a-Si and which certain internal and output signals generated by the converter in Fig. 3 when measuring signals of different polarity.

Fig. 6 är ett schematiskt kretsschema för en modulator enligt ett alterna- tivt utförande avsedd för användning i effektmätningsanordningen, som åstadkom- mer att den modulerade utgångssignalen har en positiv fasförskjutning.Fig. 6 is a schematic circuit diagram of a modulator according to an alternative embodiment designed for use in the power measuring device, which provides more that the modulated output signal has a positive phase shift.

Fig. 7 är en serie diagram, vilka betecknas såsom fig. 7a-7g och vilka vi- sar vissa valda inre signaler och utgångssignaler alstrade av modulatorn i fig. 6.Fig. 7 is a series of diagrams, which are designated as Figs. 7a-7g and which certain selected internal signals and output signals generated by the modulator in FIG. 6.

Fig. 8 är ett schematiskt blockschema för en mätanordning enligt förelig- gande uppfinning, som innefattar apparatur för att åstadkomma mätningar av VARS och Q.Fig. 8 is a schematic block diagram of a measuring device according to the present invention. according to the present invention, which comprises apparatus for making measurements of VARS and Q.

Fig. 9 är ett schematiskt kretsschema för en signalmultiplikationsanord- ning för användning i mätanordningen i fig. 8, som innefattar digitala kretsar för fasförskjutning för att möjliggöra mätning av VARS och Q.Fig. 9 is a schematic circuit diagram of a signal multiplier device. for use in the measuring device of Fig. 8, which includes digital circuits for phase shift to enable measurement of VARS and Q.

Fig. 10 är en serie diagram, vilka som betecknas fig. 10a-lDh och vilka visar vissa valda inre signaler och utgångssignaler, som alstras i multiplika- 452 516 tionsanordningen i fig. 9.Fig. 10 is a series of diagrams, which are designated Figs. 10a-1Dh and which shows certain selected internal signals and output signals, which are generated in 452 516 the device of Fig. 9.

Fig. 11 är ett schematiskt kretsschema, som visar ytterligare detaljer i de digitala kretsarna för fasförskjutning i fig. 9.Fig. 11 is a schematic circuit diagram showing further details in the digital phase shift circuits of Fig. 9.

Fig. 12 är en serie diagram, vilka betecknas såsom fig. l2a-12d och vilka visar en vald fasförskjutning för en modulerad signal, som alstras av multipli- kationsanordningen i fig. 9.Fig. 12 is a series of diagrams, designated as Figs. 12a-12d, and which shows a selected phase shift for a modulated signal generated by multiplication the cation device of Fig. 9.

Fig. 13 är ett schematiskt kretsschema för en utföringsform av ett kompen- sationssystem för spänningarnas nollinställningsfel för användning i föreliggan- de uppfinning.Fig. 13 is a schematic circuit diagram of an embodiment of a component voltage setting error of the voltage for use in the present the invention.

Fig. 14 är en diagram över förändringen i felspänning, som alstras av kom- pensationssystemet i fig. 13.Fig. 14 is a graph of the change in fault voltage generated by the the pension system of Fig. 13.

Fig. 15 är ett schematiskt kretsschema för ett kompensationssystem för spänningarnas nollinställningsfel av den typ som visas i fig. 13 för ett full- ständigt effektmätningssystem.Fig. 15 is a schematic circuit diagram of a compensation system for the zero setting error of the voltages of the type shown in Fig. 13 for a full continuous power measurement system.

Fig. 16 är ett tidsdiagram, som illustrerar funktionen hos systemet för nollinställningskompensation i fig. 15.Fig. 16 is a timing chart illustrating the operation of the system for zero setting compensation in Fig. 15.

Fig. 17 är ett schematiskt kretsschema för en modulator enligt en andra utföringsform för användning i effektmätningsanordningen i fig. 1.Fig. 17 is a schematic circuit diagram of a modulator according to a second embodiment for use in the power measuring device of Fig. 1.

Fig. 18 är en serie diagram, vilka betecknas såsom fig. 18a-18e och vilka visar olika signaler, som alstras av modulatorn i fig. 17.Fig. 18 is a series of diagrams, designated as Figs. 18a-18e, and which shows various signals generated by the modulator in Fig. 17.

Fig. 19 visar modulatorn i fig. 17 med ett kompensationssystem för spän- ningarnas nollinställningsfel enligt en alternativ utföringsform.Fig. 19 shows the modulator of Fig. 17 with a compensation system for voltage zero setting error according to an alternative embodiment.

Fig. 20 är ett tidsdiagram, som visar styrsignalerna för drivning av kom- pensationssystemet för spänningarnas nollinställningsfel i fig. 19.Fig. 20 is a timing chart showing the control signals for driving the commutator. the voltage system for the zero setting error of the voltages in Fig. 19.

Fig. 21 är en alternativ utföringsform av en modulator för användning i mätanordningen i fig. 1, som innefattar kompensationskretsar för spänningarnas nollinställningsfel.Fig. 21 is an alternative embodiment of a modulator for use in the measuring device in Fig. 1, which comprises compensation circuits for the voltages reset error.

Fig. 22 är ett tidsdiagram, som visar styrsignalerna för drivning av sys- temet för nollinställningsfelkompensation i fig. 21.Fig. 22 is a timing chart showing the control signals for driving the system the zero setting error compensation scheme in Fig. 21.

Fig. 23 visar en modulator enligt en alternativ utföringsform och därmed förbundna kretsar för utgångssignaler med två polariteter.Fig. 23 shows a modulator according to an alternative embodiment and thus connected circuits for output signals with two polarities.

Fig. 24 är en serie diagram, vilka betecknas såsom fig. 24a-24j och vilka visar olika signaler, som alstras av modulatorn i fig. 23 och av därmed förbund- na kretsar. ' Med hänvisning till fig. 1 visas schematiskt mätanordningen enligt före- liggande uppfinning som ett organ för att mäta den elektriska energi, som över- förs i en ledning 10 från en källa 12 till en belastning 14. Strömmen i ledning- en 10 betecknas allmänt IL och spänningen VL- Mätäﬂ0PdﬂlP9@ﬂ lﬂﬂefatöaf ett organ för övervakning och behandling av signalerna såsom transformatorer 16 och 452 516 _ 18 för att övervaka VL resp IL. Transformatorn 16, som betecknas det första signalorganet, alstrar i ledningen 20 en första analog signal IA1, som är pro- portionell mot VL. Transformatorn 18, som betecknas det andra signalorganet, alstrar i ledningen 22 en andra analog signal IA2, som är proportioneii mot IL. En parallellresistans 24 är ansluten över transformatorns 18 sekundärlind- ning, genom vilken det mesta av strömmen i ledningen 22 passerar. Parallellre- sistansen 24 utgör en strömväg av låg impedans och kan väljas så att den styr StfÖmSl9ﬁﬁl@"S IA2 totala variationsområde på ledningen 22.Fig. 24 is a series of diagrams, designated as Figs. 24a-24j, and which shows various signals generated by the modulator in Fig. 23 and by associated in circles. ' Referring to Fig. 1, the measuring device according to FIG. the present invention as a means for measuring the electrical energy transmitted is carried in a line 10 from a source 12 to a load 14. The current in the line a 10 is generally denoted IL and the voltage VL- Measure ﬂ0 Pd ﬂ lP9 @ ﬂ l ﬂﬂ efatöaf a means for monitoring and processing the signals such as transformers 16 and 452 516 _ 18 to monitor VL and IL, respectively. The transformer 16, referred to as the first signal means, generates in line 20 a first analog signal IA1, which is pro- proportional to VL. The transformer 18, designated the second signal means, generates in line 22 a second analog signal IA2, which is proportional to IL. A parallel resistor 24 is connected across the secondary winding of the transformer 18. through which most of the current in line 22 passes. Parallel- the terminal 24 constitutes a current path of low impedance and can be selected so that it controls StfÖmSl9 ﬁﬁ l @ "S IA2 total range of variation on line 22.

Anordningen och metoden för mätning enligt föreliggande uppfinning verkar så, att de multiplicerar de första och andra analoga signalerna IA1 och IAZ med varandra, vilka passerar längs ledningarna 20 resp 22, och att de sedan om- vandlar den multiplicerade produktsignalen till en lämplig digital form. I stora drag åstadkoms detta genom att modulera en av signalerna och sedan styra eller koppla om den andra signalen, så att en sammansatt signal eller produktsignal erhålls, vars genomsnittsvärde är proportionellt mot effekten. Det inses av fackmannen, att antingen strömmen eller spänningen kan moduleras och att den re- sulterande modulerade signalen kan användas för att styra den andra analoga sig- nalen för att alstra produktsignalen. Således kan valet av den första och andra analogiska signalen som spännings- resp strömsignal omkastas, utan att man för- ändrar det fundamentala verkningssättet hos mätkretsen som visas i fig. 1. På sama sätt kan valet av de första och andra signalövervakarna likaledes omkas- tas.The device and method of measurement according to the present invention operate so that they multiply the first and second analog signals IA1 and IAZ with each other, which pass along the lines 20 and 22, respectively, and that they then converts the multiplied product signal into a suitable digital form. In large this is accomplished by modulating one of the signals and then controlling or switch the other signal, so that a composite signal or product signal obtained, the average value of which is proportional to the effect. It is realized by those skilled in the art, that either the current or the voltage can be modulated and that the the resulting modulated signal can be used to control the second analog signal. channel to generate the product signal. Thus, the choice of the first and second the analog signal as a voltage or current signal is reversed, without changes the fundamental mode of operation of the measuring circuit shown in Fig. 1. On In the same way, the choice of the first and second signal monitors can also be reversed. tas.

Mätanordningen anvisar ett multiplikationsorgan för att multiplicera sig- naierna IAI och IAZ med varandra för att alstra en produktsignal, som är proportionell mot den energi, som överförs genom ledningen. För att åstadkomma den nödvändiga multiplikationen leds spänningssignalen IA1 först till en förs- ta modulatorkrets 30. Modulatorn 30 utgör ett modulationsorgan för att omvandla den analoga spänningssignalen IA1 till en första modulerad signal, som kan ändras mellan två nivåer vid förutbestämda klockintervall. Enligt principerna för delta-minus-sigma-modulering har den första modulerade utsignalen en genom- snittsnivå över ett tillräckligt långt tidsintervall, vilken nivå är proportio- nell mot den första analoga signalen, som inkommer till modulatoringången 32.The measuring device provides a multiplication means for multiplying the sig- IAI and IAZ with each other to generate a product signal, which is proportional to the energy transmitted through the line. To achieve the necessary multiplication, the voltage signal IA1 is first applied to a take the modulator circuit 30. The modulator 30 constitutes a modulation means for converting the analog voltage signal IA1 to a first modulated signal, which can changes between two levels at predetermined clock intervals. According to the principles for delta-minus-sigma modulation, the first modulated output signal has a throughput average level over a sufficiently long time interval, which level is proportionate against the first analog signal input to the modulator input 32.

Med hänvisning till fig. 2 inkommer den analoga (spännings-lsignalen IA1 till en summerande hopkopplingspunkt 36 via en impedans 38. Modulatorn 30 inne- fattar modulatoråterkopplingsorgan för att alstra en återkopplingssignal IF, som också leds till den summerande hopkopplingspunkten 36. Ip StYPS öv N°dUlﬂ' torns utgångssignal, som benämns den första modulerade signalen och som uppträ- der i ledningen 34. Den ena eller den andra av ett par referenskällor V1+ och V1- förbinds omväxlande med den summerande hopkopplingspunkten 36 via en impe- 452_ 516 ' - 1 dans 40 som svar på nivån hos den första modulerade signalen. Återkopplingssig- nalen IF kopplar om mellan den positiva och den negativa referenskällan på ett sätt, som tidsmässigt balanserar den första analoga signalen IA1. De nnmentana skillnaderna mellan IF och den första analoga signalen resulterar i en diffe- renssignal Idiff från den sunnærande hopkopplingspunkten 36. Den momentana skillnaden mellan ingångssignalen och återkopplingssignalen, dvs Idiff, integ- reras och mäts av modulatorns mätkrets 42. Mätkretsen 42 innefattar en aktiv in- tegrator, som har en kapacitans 44 som återkopplingselement för en inverterande i operationsförstärkare 46. Signalen från förstärkarens utgång 48 stiger monotont uppåt eller nedåt beroende på polariteten av Idiff. Den integrerade signalen på 48 jämförs med en tröskelnivå för modulatorn med hjälp av en komparator 50, som intar hög nivå, när signalen är ovanför modulatorns tröskelnivå, och låg ni- vå, när signalen är under modulatorns tröskelnivå.Referring to Fig. 2, the analog (voltage signal IA1) is received to a summing connection point 36 via an impedance 38. The modulator 30 contains means modulator feedback means for generating a feedback signal IF, which is also led to the summing connection point 36. Ip STYPS over N ° dUl ﬂ ' tower output signal, which is called the first modulated signal and which occurs in line 34. One or the other of a pair of reference sources V1 + and V1- is alternately connected to the summing interconnection point 36 via an impedance 452_ 516 ' - 1 dance 40 in response to the level of the first modulated signal. Feedback nal IF switches between the positive and the negative reference source on one way, which time balances the first analog signal IA1. De nnmentana the differences between IF and the first analog signal result in a different purge signal Idiff from the healthy connecting point 36. The instantaneous the difference between the input signal and the feedback signal, ie Idiff, integrated measured by the modulator measuring circuit 42. The measuring circuit 42 comprises an active input integrator, which has a capacitance 44 as a feedback element for an inverting i operational amplifier 46. The signal from the amplifier output 48 rises monotonically up or down depending on the polarity of Idiff. The integrated signal of 48 is compared with a threshold level of the modulator by means of a comparator 50, occupying a high level, when the signal is above the threshold level of the modulator, and low level, when the signal is below the threshold level of the modulator.

Utgångssignalen från komparatorn 50 leds till D-ingången till en bistabil krets 52 i modulatorn. Q-utgångssignalen från den bistabila kretsen 52 är den första modulerade signalen. Den bistabila kretsen 52 ändrar tillstånd endast vid förutbestämda första klockintervall, som bestäms av en yttre klocka. En lämplig klocka för detta ändamål utgörs av en konventionell oscillator 54 och en frek- vensdelningskrets 56, som visas i fig. 1 och 2. För enkelhetens skull kommer tidsintervallet mellan impulser, som alstrats av frekvensdelaren 56, att beteck- nas som de första klockintervallen. Den bistabila kretsen 52 har en Ö-utgångs- signal såväl som en Q-utgångssignal, där Q är inversen till Q. Både Ö- och Q-ut- gångarna används för att styra återkopplingssignalen IF genom att påverka ett par omkopplare 58 resp 60. Eftersom Q och Ö är inverser till varandra, beteck- nas endast Q-utgångssignalen som den första modulerade signalen. Det inses emel- lertid, att både Q- och Ö-utgångssignalerna innehåller den information, som av- ses med uttrycket “den första modulerade signalen", och att ledningen 34 beteck- nar de ledningar, som överför både Q- och Ö-signalerna.The output signal from the comparator 50 is routed to the D input of a bistable circuit 52 in the modulator. The Q output of the bistable circuit 52 is that first modulated signal. The bistable circuit 52 changes state only at predetermined first clock intervals, which are determined by an external clock. A suitable clock for this purpose consists of a conventional oscillator 54 and a frequency circuit division 56, shown in Figs. 1 and 2. For the sake of simplicity the time interval between pulses generated by the frequency divider 56 to be denoted nas as the first clock intervals. The bistable circuit 52 has an island output signal as well as a Q output signal, where Q is the inverse of Q. Both Ö and Q outputs the passages are used to control the feedback signal IF by influencing one pairs of switches 58 and 60, respectively. Since Q and Ö are inverse to each other, only the Q output signal is used as the first modulated signal. It is understood, however, however, that both the Q and Ö outputs contain the information is indicated by the expression "the first modulated signal", and that line 34 denotes to the lines which transmit both the Q and Ö signals.

Eftersom den första modulerade signalen är utgångssignal från den bistabi- la kretsen 52, kan den första modulerade signalen på ledningen 34 förändras mel- lan två nivåer vid de förutbestämda första klockintervallen. Fastän nivån inte behöver förändras vid varje klockintervall, åstadkommer modulatorkretsen, att när den första modulerade signalen ändrar nivå, inträffar sådana förändringar bara vid de förutbestämda första klockintervallen och inte vid några andra tid- punkter. Förändringar mellan den första modulerade signalens höga och låga nivå åstadkommer en samtidig omkoppling av omkopplarna 58 och 60 och motsvarande om- kastning av polariteten hos återkopplingssignalen IF till den summerande hop- kopplingspunkten 36._Beroende på om den integrerade differenssignalen antingen stiger monotont uppåt eller nedåt förbi komparatorns 50 tröskelnivå, åstadkoms 45-2' 5% förändringar i utgångssignalen från komparatorn. Vid varje klockintervall avgör den bistabila kretsen 52, om utgångssignalen från komparatorn 50 har ändrats, och om detta är fallet, alstrar den en motsvarande förändring i Q- och Q-ut- gångssignalerna. Storleken av den analoga ingångssignalen åstadkommer en direkt proportionell förändring av den tidslängd, under vilken den första modulerade signalen ligger på en given nivå. Följdaktligen har den första modulerade signa- len en genomsnittlig nivå eller amplitud, som ligger antingen på eller mellan dessa två nivåer, och över varje tillräckligt långt tidsintervall är den genom- snittliga amplituden proportionell not den analoga ingångssignalen.Since the first modulated signal is the output signal from the bistable circuit 52, the first modulated signal on line 34 may change between lan two levels at the predetermined first clock intervals. Although the level does not needs to change at each clock interval, the modulator circuit causes that when the first modulated signal changes level, such changes occur only at the predetermined first clock intervals and not at any other time points. Changes between the high and low levels of the first modulated signal provides a simultaneous switching of the switches 58 and 60 and the corresponding switching throwing the polarity of the feedback signal IF to the summing switching point 36._Depending on whether the integrated difference signal either rises monotonically upwards or downwards beyond the threshold level of the comparator 50, is achieved 45-2 '5% changes in the output signal from the comparator. At each clock interval decides the bistable circuit 52, if the output signal from the comparator 50 has changed, and if this is the case, it produces a corresponding change in the Q and Q outputs. the running signals. The magnitude of the analog input signal provides a direct proportional change in the length of time during which the first modulated the signal is at a given level. Consequently, the first modulated signal len an average level or amplitude, which is either at or between these two levels, and over each sufficiently long time interval, the average average amplitude proportional note the analog input signal.

Exempel på modulatorns 30 funktion ges i det följande. Om ingångssignalen på ingången 32 är noll, kommer Q-utgången från den bistabila kretsen 52 att lig- ga på hög nivå under exakt samma tidslängd som den ligger på låg nivå, vilket ger en genomsnittsnivå, som ligger exakt nellan Qzs höga och låga nivåer. Om in- gångssignalen på ingången 32 har positivt värde, måste den positiva strömmen till den summerande hopkopplingspunkten 36 balanseras av en större negativ ström, som leds till den summerande hopkopplingspunkten av den negativa refe- renskällan V1- via omkopplaren 58. Följdaktligen kommer Q att ligga på låg nivå under en tid, som är förhållandevis längre än den tid, under vilken den ligger på hög nivå, och omkopplaren 58 kommer att vara sluten och omkopplaren 60 kommer att vara öppen under en längre tid än omvänt. Om ingångssignalen är negativ, kommer den positiva återkopplingsreferenskällan behöva att ledas fram under en längre tid, så att IF balanserar ingångssignalen, och Q kommer att ligga på hög nivå under en längre tid, än den ligger på låg nivå. Det är en egenskap hos modulatorn enligt föreliggande uppfinning, att Q kan kvarbli på hög eller låg nivå under hur lång tid det än tar för IF att balansera ingångssignalen vid hopkopplingspunkten.Examples of the function of the modulator 30 are given in the following. About the input signal at the input 32 is zero, the Q output of the bistable circuit 52 will be zero. at a high level for exactly the same length of time as it is at a low level, which gives an average level, which is exactly nellan Qzs high and low levels. If in- the input signal at the input 32 has a positive value, the positive current must to the summing connection point 36 is balanced by a larger negative current, which is led to the summing connection point of the negative reference reindeer source V1- via switch 58. Consequently, Q will be at a low level for a time which is relatively longer than the time during which it is at a high level, and switch 58 will be closed and switch 60 will to be open for a longer time than vice versa. If the input signal is negative, the positive feedback reference source will need to be routed under one longer time, so that IF balances the input signal, and Q will be on high level for a longer period of time than it is at a low level. It is a property of the modulator of the present invention, that Q may remain at high or low level for how long it takes for IF to balance the input signal at the connection point.

För att åstadkomma en strömsignal för multiplikation med den modulerade spänningssignalen innefattar anordningen organ för att alstra inverterade och icke-inverterade representationer av ledningsströmmen IL. Med hänvisning till fig. 1 leds den analoga strömsignalen IA2 förSt till en fÖPSïäPkäP@ 70, efter vilken signalen leds till en signalinverterarkrets 72. Den visade inverterar- kretsen innefattar en operationsförstärkare 74 och motstånd 76 och 78, som be- stämmer förstärkningens storlek. Den förstärkta signalen IA2 leds till den in- verterande ingången till en förstärkare 74, som är utformad för att alstra en förstärkning av -1. Den inverterade signalen leds sedan till en av de två Om- kopplarna, vilka tillsammans utgör första styrorgan 80. Den inverterade signalen ankonmer till omkopplaren 82, och en andra ledning 84 leder den icke-inverterade förstärkta Signaien IAZ till omkopplaren 86. Det inses, att en lämplig trans- formator med mittuttag kan användas i stället för den andra transformatorn 18, i 4s2_ 516 vilket fall signalerna till omkopplarna 82 och 86 kan fås direkt från transfor- matorn.To provide a current signal for multiplication with the modulated one the voltage signal comprises the device means for generating inverted and non-inverted representations of the line current IL. With reference to Fig. 1, the analog current signal IA2 is first routed to a fÖPSïäKkäP @ 70, after which signal is routed to a signal inverter circuit 72. The inverter shown the circuit includes an operational amplifier 74 and resistors 76 and 78, which the size of the gain is correct. The amplified signal IA2 is routed to the input the input of an amplifier 74, which is designed to generate one gain of -1. The inverted signal is then routed to one of the two the switches, which together form the first control means 80. The inverted signal leads to the switch 82, and a second line 84 leads the non-inverted one amplified Signal IAZ to switch 86. It will be appreciated that a suitable center socket transformer can be used instead of the second transformer 18, i 4s2_ 516 in which case the signals to switches 82 and 86 can be obtained directly from the transformer matorn.

Q- och Ö-utgångssignalerna från modulatorns 30 bistabila krets 52 används för att styra omkopplarna 82 och 86, så att dessa styr den andra analoga signa- lêﬂ IA2 som svar på den första modulerade signalen. Eftersom Q är inversen till Q, inkopplas omkopplarna 82 och 86 växelvis, så att utgångssignalen från styrorganet 80 vid 88 är en analog signal, som omkopplas på ett modulerat sätt mellan positiv och negativ polaritet. En sådan styrverkan benämns allmänt tids- division eller "markspace“-modulering för amplituden. Omkopplarna 82 och 86 åstadkommer multiplikationen av de två analoga signalerna, som representerar strömmen och spänningen för den energi som överförs i ledningen 10. Den resulte rande signalen, benämnd en produktsignal, uppträder på den första styrutgången 88 och är proportionell mot den effekt, som överförs i kraftledningen 10.The Q and Ö outputs of the bistable circuit 52 of the modulator 30 are used to control the switches 82 and 86 so that they control the second analog signal lé ﬂ IA2 in response to the first modulated signal. Because Q is the inverse to Q, switches 82 and 86 are switched on alternately, so that the output signal from the controller 80 at 88 is an analog signal which is switched in a modulated manner between positive and negative polarity. Such a steering effect is generally referred to as division or "markspace" modulation for the amplitude. Switches 82 and 86 produces the multiplication of the two analog signals, which represent the current and voltage of the energy transmitted in the line 10. It resulted signal, called a product signal, appears on the first control output 88 and is proportional to the power transmitted in the power line 10.

Såsom visas i fig. 1, leds produktutgångssignalen från det första styror- ganet till en första omvandlarkrets 90. Dmvandlarkretsen omvandlar produktsigna len till en första utgångssignal på ledningen 92, som kan förändras mellan två nivåer vid bestämda klockintervall för omvandlaren på ett sätt som är proportio nellt mot produktsignalen. Omvandlaren 90 fungerar väsentligen som ett lågpass- filter, som tar fram likströmskomponenten eller genomsnittsvärdet från produkt- signalen. Den resulterande första utgångssignalen är proportionell mot den ef- fekt, som överförs i ledningen 10.As shown in Fig. 1, the product output signal is conducted from the first controller. to the first converter circuit 90. The converter circuit converts product signals to a first output signal on line 92, which can be changed between two levels at set clock intervals for the converter in a proportional manner against the product signal. The converter 90 essentially functions as a low pass filter, which derives the DC component or the average value from the product the signal. The resulting first output signal is proportional to the output signal. power, which is transmitted in the line 10.

Med hänvisning till fig. 3 är omvandlaren 90 i huvudsak en delta-minu$- sigma-modulator av en typ liknande modulatorn 30, som är utformad för att alstra olika modulerade utgångssignaler, vilka är proportionella mot varje polaritet hos ingångssignalen. För att förenkla beskrivningen skall omvandlaren 90 och dess funktion först beskrivas med avseende på en första polaritet. Komponenterna i blocket 94 innefattar alla de element, som används vid drift med enkel polari- tet. I följande exempel antas, att den produktsignal som skall omvandlas är övervägande positiv, vilket antas motsvara energiflöde i ledningen 10 från käl- lan 12 till belastningen 14. Liksom i modulatorn 30 leds omvandlarens 90 in- gångsgignai, beteçknad Ip (produktsignalen) först till en summerande hopkopp- lingspunkt 96 via en impedans 95. Ett återkopplingsorgan avger en andra signal 12 till den summerande hopkopplingspunkten från en av ett flertal referenskäl- lor. Vid positiv polaritet kommer referenskällorna att växla mellan en negativ referenskälla 98 (VR-) via en omkopplare 100 och en jordförbindelse 102 via en omkopplare 104. Eftersom enbart positiva värden hos produktsignalen kommer ifrå- ga, är en omkoppiing av 12 mellan jord och ett negativt värde tillräcklig för att tidsmässigt balansera produktsignalen vid den summerande hopkopplingspunkten 96. 452 516 Såsom tidigare beskrivits för modulatorn 30, är varje skillnad mellan pro- duktsignalen Ip och 12 en differenssignal, som leds till en mätkrets 106.Referring to Fig. 3, the converter 90 is substantially a delta-min $ sigma modulator of a type similar to the modulator 30, which is designed to generate different modulated output signals, which are proportional to each polarity at the input signal. To simplify the description, the converter 90 and its function is first described with respect to a first polarity. The components in block 94 includes all the elements used in single polar operation tet. In the following example, it is assumed that the product signal to be converted is predominantly positive, which is assumed to correspond to energy flow in line 10 from the source 12 to the load 14. As in the modulator 30, the input of the converter 90 is operation signal, denoted Ip (product signal) first to a summing interconnection 96 via an impedance 95. A feedback means emits a second signal 12 to the summing connection point from one of a plurality of reference sources. lor. At positive polarity, the reference sources will switch between a negative one reference source 98 (VR-) via a switch 100 and a ground connection 102 via a switch 104. Since only positive values of the product signal come from ga, a switching of 12 between earth and a negative value is sufficient for to time-balance the product signal at the summing interconnection point 96. 452 516 As previously described for modulator 30, any difference between the signal Ip and 12 a difference signal which is applied to a measuring circuit 106.

Mätkretsen integrerar differenssignalen och jämför differenssignalen med ett första tröskelvärde. Mätkretsen enligt det föredragna utförandet, visad i fig. 3, innefattar en aktiv integrator 107, som består av ett förstärkarelement 108 och en kondensator 110 som återkopplingselement. Spänningen på förstärkarens ut- gång 112 stiger monotont uppåt eller nedåt beroende på polariteten hos diffe- renssignalen vid den summerande hopkopplingspunkten 96. Den integrerade diffe- renssignalen vid 112 leds till en första komparator 114, som har ett tröskelvär- de, vilket är fastställt vid en vald första tröskelnivå. När den integrerade differenssignalen vid 112 ligger ovanför det första tröskelvärdet, ligger ut- gångssignalen från komparatorn 114 på hög nivå. När den integrerade differens- signalen är under den första tröskelnivån, är utgångssignalen från 114 på låg nivå.The measuring circuit integrates the difference signal and compares the difference signal with one first threshold. The measuring circuit according to the preferred embodiment, shown in fig. 3, comprises an active integrator 107, which consists of an amplifier element 108 and a capacitor 110 as a feedback element. The voltage of the amplifier output 112 rises monotonically up or down depending on the polarity of the differential the purge signal at the summing interconnection point 96. The integrated differential the purge signal at 112 is routed to a first comparator 114 which has a threshold value. de, which is determined at a selected first threshold level. When integrated the difference signal at 112 is above the first threshold value, the high-level signal from the comparator 114. When the integrated differential the signal is below the first threshold level, the output signal from 114 is low level.

Utgångssignalen från komparatorn, benämnd en första styrsignal, 1eds till D-ingången till en bistabil krets 118 via en ledning 116. Q-utgången från den bistabila kretsen 118 kan ändras bara vid förutbestämda klockintervall för om- vandlaren, som företrädesvis är längre än de första klockintervallen för modu- latorn 30. Klockintervallen för omvandlaren kan framställas genom att koppla in en andra frekvensdelningskrets 120 till den första klockan 56. Tidsintervallen mellan pulserna alstrade av frekvensdelningskretsen 120 kommer att betecknas som omvandlarens klockintervall, och frekvensdelningskretsen kommer att betecknas som omvandlarens klocka. Q-utgångssignalen från den bistabila kretsen 118 är den första utgångssignalen, som styr omkopplarna 100 och 104 för att bestämma funk- tionen hos återkopplingssystemet, som avger den andra signalen 12 till den summerande hopkopplingspunkten 96. Omkopplaren 104 styrs via en grind 122, som avger en signal av hög nivå för att sluta omkopplaren enbart när båda ingângarna 124 och 126 är på låg nivå. Grinden 122 är såsom visas en vanlig negativ OCH- grind. Under tider med positiva produktsignaler kommer ingången 126 att förbli på låg nivå, såsom kommer att beskrivas nedan. Närhelst Q är på hög nivå, sluts följdaktligen omkopplaren 100 och förbinder VR- med den summerande hopkopplings- punkten 96, och när Q är på låg nivå, är omkopplaren 100 öppen och omkopplaren 104 är sluten.The output signal from the comparator, called a first control signal, is added The D input to a bistable circuit 118 via a line 116. The Q output from it bistable circuit 118 can be changed only at predetermined clock intervals for the converter, which is preferably longer than the first clock intervals for lator 30. The clock intervals of the converter can be produced by switching on a second frequency division circuit 120 to the first clock 56. The time intervals between the pulses generated by the frequency division circuit 120 will be referred to as the clock interval of the converter, and the frequency division circuit will be designated as the converter's clock. The Q output signal from the bistable circuit 118 is it the first output signal, which controls the switches 100 and 104 to determine the function of the feedback system, which outputs the second signal 12 to it summing connection point 96. Switch 104 is controlled via a gate 122, which emits a high level signal to close the switch only when both inputs 124 and 126 are at a low level. The gate 122 is, as shown, a common negative AND gate. During times of positive product signals, input 126 will remain at a low level, as will be described below. Whenever Q is at a high level, close consequently the switch 100 and connects the VR- to the summing interconnection point 96, and when Q is at a low level, the switch 100 is open and the switch 104 is closed.

Verkningssättet för och metoden enligt mätanordningen i enlighet med före- liggande uppfinning skall nu beskrivas i anslutning till figurerna 1-4. För en- kelhets skull antas, att energi i ledningen 10 strömmar övervägande i positiv riktning. Spänningen på ledningen 10 visas i fig. 4a som en sinusformad växel- Spänﬂlﬂg- Stfömmeﬂ IL visas i fig. 4f som en växande storhet, angiven av kur- van 128. Det första steget är för transformatorerna 16 och 18 att övervaka 452516 10 ström- och spänningssignalerna och att alstra analoga signaler IA1 och IA2, som är proportionella mot linjespänningen resp linjeströmmen. En av de analoga signalerna, spänningssignalen IA1 enligt det föredragna utförandet, leds sedan först till den första modulatorn 30. Fig. 4: visar den integrerade differens- signalen, som alstras i modulatorn 30 genom delta-minus-sigma-moduleringsmeto- den, såsom beskrivits ovan. Den integrerade differenssignalen leds till mätkret- sen 42. Fig. 4b visar de första klockintervallen, som alstras av den första klockan 56. Såsom ses, ändras lutningen hos den integrerade differenssignalen i fig. 4c endast vid de förutbestämda klockintervallen, vilka bestäms av den förs- ta klocksignalen. Eftersom den bistabila kretsen 52 slår om vid den främre flan- ken av varje uppåtriktad puls, visas att de förutbestämda första klockinterval- len börjar vid punkterna, som betecknas a, b, c, d etc i fig. 4b. Den integrera- de differenssignalen leds sedan till komparatorn 50. Linjen 130 i fig. 4c före- ställer modulatorns tröskelnivå i komparatorn 50. Observera att den integrerade differenssignalen kastar om sin lutning vid början av varje klockintervall, se- dan tröskeln 130 har passerats. Utgångssignalen från komparatorn 50 visas i fig. 4d. Närhelst den integrerade differenssignalen är under tröskelnivån 130, är komparatorns utgångssignal på låg nivå och, när den integrerade differenssigna- len är ovanför tröskelnivån 130, är komparatorns utgångssignal hög. Komparatorns utgångssignal leds sedan till D-ingången till den bistabila kretsen 52, som alstrar Q-signalen, dvs den första modulerade utgångssignalen, som visas i fig. 4e. Q-utgångssignalen är resultatet av modulation av spänningssignalen och kan ändras mellan två nivåer vid de förutbestämda första klockintervallen.The mode of operation and the method according to the measuring device in accordance with The present invention will now be described in connection with Figures 1-4. For one- For the sake of clarity, it is assumed that energy in the line 10 flows predominantly in positive direction. The voltage on line 10 is shown in Fig. 4a as a sinusoidal shift Clamp ﬂ l ﬂ g- Stfömme ﬂ IL is shown in Fig. 4f as a growing quantity, indicated by cur- van 128. The first step is for the transformers 16 and 18 to monitor 452516 10 the current and voltage signals and generating analog signals IA1 and IA2, which are proportional to the line voltage or the line current. One of the analogues the signals, the voltage signal IA1 according to the preferred embodiment, are then passed first to the first modulator 30. Fig. 4: shows the integrated differential the signal generated in the modulator 30 by the delta-minus-sigma modulation method it, as described above. The integrated difference signal is routed to the measuring circuit. Fig. 42. Fig. 4b shows the first clock intervals generated by the first at 56. As can be seen, the slope of the integrated difference signal in i Fig. 4c only at the predetermined clock intervals, which are determined by the predetermined take the clock signal. Since the bistable circuit 52 switches at the front flange of each upward pulse, it is shown that the predetermined first clock intervals len begins at the points denoted a, b, c, d, etc. in Fig. 4b. The integrated the difference signal is then passed to the comparator 50. The line 130 in Fig. 4c is sets the modulator threshold level in the comparator 50. Note that it is integrated the difference signal reverses its slope at the beginning of each clock interval, threshold 130 has been passed. The output signal from the comparator 50 is shown in FIG. 4d. Whenever the integrated difference signal is below the threshold level 130, is comparator output signal at low level and, when the integrated difference signal is above the threshold level 130, the output signal of the comparator is high. The comparator output signal is then routed to the D input of the bistable circuit 52, which generates the Q signal, i.e. the first modulated output signal shown in FIG. 4th. The Q output signal is the result of modulation of the voltage signal and can changes between two levels at the predetermined first clock intervals.

Eftersom den bistabila kretsen kan förändra tillstånd bara vid de förutbe- stämda klockintervallen, som visas i fig. 4b, kommer förändringar i Q-signalen obetydligt efter förändringarna i komparatorns utgångssignal, såsom visas i fig. 4d. Beroende på den grad av noggrannhet som erfordras i signalmultiplikations- systemet, kan det vara önskvärt att kompensera den obetydliga eftersläpningen hos den modulerade signalen, vilken införs av den bistabila kretsen 52. En sådan korrektion kan åstadkomas genom att insätta ett RC-nät i ledningen 20, så att signalen IAI ges en liten positiv fasförskjutning, när den inkommer till modu- latorns ingång 32. En annan metod skulle bestå av att införa en obetydlig efter- släpning i den analoga strömsignalen IA2- Ett tredje êltﬂfﬁaïlvl S°m ﬁ"Vä"def en delta-minus-sigma-modulator med digitala kretsar för positiv fasförskjutning kommer att beskrivas i det följande. Den införda anpassningen av fasförskjut- ningen, som bara kommer att vara en bråkdel av det första klockintervallet, bör vara medelvärdet av den fördröjning, som införs av Q-signalens eftersläpning i förhållande till komparatorns utgångssignal.Since the bistable circuit can change states only at the predetermined tuned clock intervals, shown in Fig. 4b, come changes in the Q signal insignificant after the changes in the output signal of the comparator, as shown in fig. 4d. Depending on the degree of accuracy required in the signal multiplication system, it may be desirable to compensate for the insignificant lag of the modulated signal, which is input by the bistable circuit 52. One correction can be achieved by inserting an RC network in the line 20, so that the signal IAI is given a small positive phase shift when it enters the modulus 32. Another method would be to introduce an insignificant lag in the analog current signal IA2- A third êlt ﬂ f ﬁ aïlvl S ° m ﬁ "Vä" def a delta-minus-sigma modulator with digital circuits for positive phase shift will be described in the following. The introduced adaptation of phase shift which will only be a fraction of the first clock interval, should be the average of the delay introduced by the lag of the Q signal in in relation to the output signal of the comparator.

Fig. 4f visar lika och motsatta analoga signaler, som är proportionella 452 516 - 11 m0t 1ïﬂJ@StPÖmmHn IL. Linjen 128 framställer en växande strömsignal och linjen 129 är den inversa signalen, som alstras av den inverterande kretsen 42. Nästa steg är att styra den analoga strömsignalen genom användning av styrorganet 80.Fig. 4f shows equal and opposite analog signals, which are proportional 452 516 - 11 m0t 1ï ﬂ J @ StPÖmmHn IL. Line 128 produces a growing current signal and line 129 is the inverse signal generated by the inverting circuit 42. Next step is to control the analog current signal by using the control means 80.

Utgångssignalen från styrorganet 80 är produktsignalen, kurvan 131, som visas i fig.4g. Kurvan 131 alstras genom omkoppling mellan signalerna 128 och 129 som svar på den första modulerade signalen, som visas i fig. 4e. Kurvans 131 genom- snittsnivå eller likströmskomponent visas av linjen 132 i fig. 4g.The output signal from the controller 80 is the product signal, curve 131, shown in fig.4g. Curve 131 is generated by switching between signals 128 and 129 as response to the first modulated signal shown in Fig. 4e. Curve 131 through- section level or DC component is shown by line 132 in Fig. 4g.

I det givna exemplet antas energi strömma övervägande i en riktning till belastningen 14. Följdaktligen är den produktsignal 131, som visas i fig. 49, f övervägande av positiv polaritet, vilket framställs av linjen 132. Det antas vid beskrivningen av verkningssättet hos omvandlaren 90 nedan, att produktsignalen har ett övervägande värde eller genomsnittsvärde, som är positivt. Fastän pro- duktsignalens verkliga polaritet är ett konstruktionsval, är produktsignalen övervägande av en första polaritet, när energi i ledningen 10 har en första po- laritet med energiflöde i en riktning, och är övervägande av en andra polaritet, när energin i ledningen 10 är av en andra och motsatt polaritet med energin strömmande i andra riktningen.In the example given, energy is assumed to flow predominantly in one direction the load 14. Consequently, the product signal 131 shown in Fig. 49 is f consideration of positive polarity, as represented by line 132. It is assumed at the description of the mode of operation of the converter 90 below, that the product signal has a predominant value or average value, which is positive. Although pro- the true polarity of the duct signal is a design choice, is the product signal consideration of a first polarity, when energy in line 10 has a first polarity energy flow in one direction, and is considering a second polarity, when the energy in line 10 is of a second and opposite polarity with the energy flowing in the other direction.

Nästa steg är att omvandla produktsignalen Ip till en första utgån95519_ nal, som kan ändras mellan två nivåer vid förutbestämda intervall på ett sätt, som är proportionellt mot Ip. Nu hänvisas till fig. 3, 4 och 5. Produktsigna- len Ip, såsom visas i fig. 49, leds till omvandlaren 90. Både Ip och den äﬂdra 5190476" 12 leds till en summerande hopkopplingspunkt 96, där den momen- tana differensen integreras i en integrator 106. Integratorns 106 tidskonstant väljs, så att den är lång i jämförelse med den första modulatorns 30 omkopp- lingsfrekvens. Omvandlaren 90 kan därför fungera som ett lågpassfilter, som sva- Päf endast På PP0dUkïSl9"äï@"S Ip likströmskomponent eller genomsnittsvärde.The next step is to convert the product signal Ip to a first output95519_ which can be changed between two levels at predetermined intervals in one way, which is proportional to Ip. Referring now to Figures 3, 4 and 5, len Ip, as shown in Fig. 49, is led to the converter 90. Both Ip and the other 5190476 "12 is led to a summing interconnection point 96, where the torque the difference is integrated in an integrator 106. The time constant of the integrator 106 is selected so that it is long compared to the switch of the first modulator 30. frequency. The converter 90 can therefore function as a low-pass filter, which Päf only On PP0dUkïSl9 "äï @" S Ip DC component or average value.

Av detta 5kä1 avbiidas Ip i fig. Sa som en glatt analog kurva, fastän den i själva verket varierar på det sätt, som visas av 131 i fig. 4g. Fig. Sa visar bara 1p:s genomsnittsvärde. Tidsskalan i fig. Sa är avsevärt hoptryckt jäm- förd med skalan i fig. 4g. I beskrivningssyfte antas, att intervallet 134 i fi9- Sa är ekvivalent med hela längden av den kurva 132, som visas i fig. 4g. Fig. Sb visar omvandlarens klockintervall, som alstras av klockan 120.Of this 5k1, Ip in Fig. 5a is deflected as a smooth analog curve, although in in fact, it varies in the manner shown by 131 in Fig. 4g. Fig. Sa shows only 1p average value. The time scale in Fig. 5a is considerably compressed. carried with the scale in Fig. 4g. For purposes of description, it is assumed that the interval 134 in Figs. Sa is equivalent to the entire length of the curve 132 shown in Fig. 4g. Fig. Sb shows the clock interval of the converter generated by the clock 120.

Om endast positivt energiflöde betraktas, såsom visas mellan to och tl i fig. Sa, kommer integratorn 106 att avge en integrerad differenssignal (IDS), som visas i fig. 5c. Den integrerade differenssignalen stiger monotont uppåt och nedåt kring komparatorns 114 första tröskelnivå TL1. Den integrerade differens- signalen (IDS) leds till komparatorn 114, där den jämförs med den första trös- kelnivån TL1. Komparatorn 114 avger en styrsignal 133 på ledningen 116, såsom visas i fig. Sd. Den nästa alstrade signalen är den första utgångssignalen, som 452 516 - 12 visas i fig. Se och som är utgångssignal via den bistabila kretsen 118. Styrsig- nalen 133 ändrar nivå beroende på den integrerade differenssignalens nivå i för- hållande till tröskelvärdet TL1. När IDS ligger ovanför TL1, har signalen 133 hög nivå, och när IDS är under TL1, har signalen 133 låg nivå. Nästa steg är att avge den första utgångssignalen, som visas i fig. 5e, via den första bistabila kretsen 118. Den första utgångssignalen har en genomsnittsnivå, som är propor- tionell mot en första polaritet hos energin i ledningen 10 över varje tillräck- ligt långt tidsintervall. Den kan förändras endast vid omvandlarens förutbestäm- da klockintervall, vilka visas som w, x, y och z i fig. 5b.If only positive energy flow is considered, as shown between to and tl in Fig. 5a, the integrator 106 will output an integrated difference signal (IDS), shown in Fig. 5c. The integrated difference signal rises monotonically upwards and downwards around the first threshold level TL1 of the comparator 114. The integrated differential the signal (IDS) is passed to the comparator 114, where it is compared with the first console core level TL1. The comparator 114 emits a control signal 133 on the line 116, such as is shown in Fig. Sd. The next generated signal is the first output signal, which 452 516 - 12 shown in Fig. Se and which is the output signal via the bistable circuit 118. Control signal channel 133 changes level depending on the level of the integrated difference signal in holding to the threshold value TL1. When IDS is above TL1, the signal has 133 high level, and when the IDS is below TL1, the signal 133 has a low level. The next step is to output the first output signal, shown in Fig. 5e, via the first bistable circuit 118. The first output signal has an average level which is proportional to against a first polarity of the energy in line 10 over each sufficient long time interval. It can be changed only if the converter's predetermined clock intervals, which are shown as w, x, y and z in Fig. 5b.

Omvandlarens 90 funktion vid enkel polaritet innefattar, att återkopp- ïlﬂgﬁslgﬂﬂïeﬂ 13 omkopplas nellan den första referenskällan 98 och en andra referenskälla 102 beroende på den första utgångssignalens nivå (fig. Se). Efter- som den andra referenskällan 102 är en anslutning till jord, kommer den del av omvandlaren 90, som hittills har beskrivits, inte att ta hand om negativt ener- giflöde i ledningen 10. När energiflödet (Ip) blir negativt, som det biir mei- lan tiderna fl och tz i fig. 5a, utnyttjas ytterligare kretsar i omvandlaren 90. Med hänvisning till fig. 3 innefattar omvandlaren 90 en andra komparator 140, som mottar utgångssignalen från integratorn 107. Komparatorn 140 har en andra tröskelnivå TL2, som är skild från komparatorns 114 första tröskelnivå.The function of the transducer 90 at simple polarity includes that the feedback ïl ﬂ g ﬁ slg ﬂﬂ ïe ﬂ 13 nellan switches the first reference source 98 and a second reference source 102 depending on the level of the first output signal (Fig. Se). After- as the second reference source 102 is a connection to ground, it comes part of the converter 90, which has been described so far, not to deal with negative energy when the energy flow (Ip) becomes negative, as it is At times f1 and tz in Fig. 5a, additional circuits are used in the converter 90. Referring to Fig. 3, the converter 90 includes a second comparator 140, which receives the output signal from the integrator 107. The comparator 140 has one second threshold level TL2, which is different from the first threshold level of the comparator 114.

Tröskelnivåerna bör fastläggas tillräckligt långt ifrån varandra, så att de största förväntade variationerna i den integrerade differenssignalen, som avges från integratorn 107, kan behandlas utan att båda komparatorernas tröskelnivåer samidigt passeras. Den integrerade differenssignalen leds till komparatorns 114 icke inverterande ingång och till komparatorns 140 inverterande ingång, så att dessas utgångssignaler kommer att vara av motsatt polaritet. Utgångssignalen från komparatorn 140 antar hög nivå, när den integrerade skillnadssignalen lig- ger under den andra tröskelnivån i komparatorn 140, och antar låg nivå, när den integrerade skillnadssignalen ligger ovanför den andra tröskelnivån i kompara- torn 140.Threshold levels should be set far enough apart so that they largest expected variations in the integrated difference signal, which is emitted from the integrator 107, can be processed without lowering the threshold levels of both comparators simultaneously passed. The integrated difference signal is routed to the comparator 114 non-inverting input and to the inverting input of comparator 140, so that their output signals will be of opposite polarity. The output signal from the comparator 140 assumes a high level when the integrated difference signal is gives below the second threshold level in the comparator 140, and assumes low level, when it integrated difference signal is above the second threshold level in the comparator torn 140.

Utgångssignalen från komparatorn 140 leds till D-ingången till en andra bistabil krets 142. Den andra bistabila kretsen 142 avger en andra utgångssignal på sin Q-utgång. Den andra utgångssignalen ligger på en av två nivåer beroende på den integrerade differenssignalens nivå i förhållande till den andra tröskel- nivån vid vart och ett av omvandlarens klockintervall. Den andra utgångssignalen leds till den negativa OCH-grindens 122 ingång 126 och till en omkopplare 146 för anslutning av en tredje referenskälla VR+ till den summerade hopkopplings- punkten 96. Ãterkopplingssignalen Iz regleras sålunda av den andra utgångssig- nalens nivå, vilken signal har en genomsnittsnivå, som är proportionell mot energin av den andra polariteten, som överförs i kraftledningen 10. 452 516 - 13 Omvandlarens 90 funktion med den andra polariteten skall beskrivas med hänvisning till fig. 3 och 5. Efter tiden tl byter energiflödet riktning och Pf°dUkﬁSl9Häï@ﬂ Ip börjar leda bort laddning från den summerande hopkopplings- punkten 96. Med hänvisning till fig. Sc är den integrerade differenssignalen precis före tiden tl nedåtgående, vilket betyder att den negativa referenskäl- lan VR- är ansluten till den summerande hopkopplingspunkten via omkopplaren 100.The output signal from comparator 140 is routed to the D input of a second bistable circuit 142. The second bistable circuit 142 emits a second output signal on its Q output. The second output signal is at one of two levels dependent at the level of the integrated difference signal in relation to the second threshold the level at each of the converter clock intervals. The second output signal leads to the input 126 of the negative AND gate 122 and to a switch 146 for connecting a third reference source VR + to the summed interconnection point 96. The feedback signal Iz is thus regulated by the second output signal. level, which signal has an average level, which is proportional to the energy of the second polarity, which is transmitted in the power line 10. 452 516 - 13 The function of the converter 90 with the second polarity must be described with reference to Figs. 3 and 5. After the time t1, the energy flow changes direction and Pf ° dUk ﬁ Sl9Häï @ ﬂ Ip begins to dissipate charge from the summing interconnection point 96. Referring to Fig. Sc, the integrated difference signal is just before the time tl downwards, which means that the negative reference lan VR- is connected to the summing connection point via the switch 100.

Vid den klockpuls, som följer efter att den första tröskelnivån TL1 har passe- rats, kommer omkopplaren 100 att öppnas och omkopplaren 104 kommer att slutas, varigenom den summerande hopkopplingspunkten ansluts till jord. Eftersom pro- duktsignalen Ip är negativ efter tl, kommer den integrerade differenssigna- len att fortsätta att integreras nedåt, tills den når komparatorns 140 andra tröskelnivå TL2, när dennas utgångssignal 135 kommer att anta hög nivå (se fig.At the clock pulse which follows that the first threshold level TL1 has passed switch 100 will be opened and switch 104 will be closed, whereby the summing connection point is connected to earth. Since the pro- product signal Ip is negative after t1, the integrated difference signal continue to be integrated downwards until it reaches the second of the comparator 140 threshold level TL2, when its output signal 135 will assume a high level (see fig.

Sa). Vid komparatorns nästa klockintervall, efter det att omvandlaren 140 har antagit högt tillstånd, antar den bistabila kretsens 142 Q-utgång (den andra ut- gångssignalen) hög nivå, såsom visas i fig. Sh. När den andra utgångssignalen antar hög nivå, sluts en omkopplare 148, som är ansluten till den tredje refe- renskällan 146 (VR+). Den tredje referenskällan ger en positiv ström 12 till den summerande hopkopplingspunkten 96 för att balansera den negativa produkt- signalen Ip och driva IDS tillbaka förbi TL2. När TL2 passeras, antar signalen 135 åter låg nivå och orsakar att den andra utgångssignalen antar låg nivå vid nästa klockintervall. Vid funktion med den andra polariteten förblir den första utgångssignalen (fig. Se) på låg nivå och, när den andra utgångssignalen (fig.Sa). At the next clock interval of the comparator, after the converter 140 has assumed high state, assumes the Q-output of the bistable circuit 142 (the second output high level, as shown in Fig. Sh. When the second output signal assumes a high level, a switch 148 connected to the third reference reindeer source 146 (VR +). The third reference source gives a positive current of 12 more the summing coupling point 96 to balance the negative product the signal Ip and drive the IDS back past the TL2. When TL2 is passed, the signal assumes 135 again low level and causes the second output signal to assume low level at next clock interval. When operating with the second polarity, the first remains the output signal (fig. Se) at low level and, when the second output signal (fig.

Sh) har låg nivå, är grindens 122 båda ingångar på låg nivå och dess utgång an- tar hög nivå. När grindens 122 utgång antar hög nivå, sluts omkopplaren 104 och referenskällan 102 med jordförbindelse ansluts till den summerande hopkopplings- punkten 96. När omkopplaren 104 sluts, tillåts IDS att åter passera TL2 i den andra riktningen. Under mellantiden mellan tiderna tl och tg, när energiflö- det är negativt, bibehålls den integrerade differenssignalen i närheten av den andra tröskelnivån TL2. ' Omvandlaren 90, som visas i fig. 3, är försedd med tre olika referenskäl- lor, av vilka den andra är en anslutning till mätkretsens Qtmensamma jordpunkt.Sh) has a low level, both gates 122 of the gate are at a low level and its output is takes high level. When the output of gate 122 assumes a high level, switch 104 and the earthed reference source 102 is connected to the summing interconnection point 96. When switch 104 is closed, IDS is allowed to pass TL2 in it again the other direction. During the interval between the times tl and tg, when energy it is negative, the integrated difference signal is maintained in the vicinity of it second threshold level TL2. ' The converter 90, shown in Fig. 3, is provided with three different reference of which the other is a connection to the common ground point of the measuring circuit.

På grund av utformningen av kretselementen, används jordförbindelsen, när den integrerade differenssignalen ligger i området mellan de första och andra trös- kelnivåerna TL1 och TL2. Det är inte väsentligt, att den andra referenskällan är en förbindelse med jord. Separata positiva och negativa referenskällor kan an- vändas för funktion med respektive polaritet, om så önskas. I sådant fall an- vänds de första och andra referenskällorna för att avge den andra signalen 12 till den summerande hopkopplingspunkten 96, när produktsignalen Ip har en första polaritet, och separata tredje och fjärde referenskällor används sedan 452 516 - 14 för att avge den andra signalen 12 till den summerande hopkopplingspunkten 96, när produktsignalen Ip har den andra polariteten. I praktiken regleras valet av referenskällornas värden av nödvändigheten att bibehålla den integrerade dif- ferenssignalen i närheten av den använda komparatorns tröskelnivå. Referenskäl- lornas storlekar och polariteter är för övrigt endast konstruktionsval.Due to the design of the circuit elements, the ground connection is used, when it integrated difference signal is in the range between the first and second comfort the TL1 and TL2 levels. It is not essential that the second source of reference is a connection with earth. Separate positive and negative reference sources can be used turned for function with the respective polarity, if desired. In such a case, the first and second reference sources are turned to output the second signal 12 to the summing interconnection point 96, when the product signal Ip has one first polarity, and separate third and fourth reference sources are then used 452 516 - 14 to output the second signal 12 to the summing interconnect point 96, when the product signal Ip has the second polarity. In practice, the election is regulated of the reference sources' values of the need to maintain the integrated differential the reference signal near the threshold level of the comparator used. Reference reasons The sizes and polarities of the lorns are, by the way, only design choices.

Att använda referenskällor i omvandlaren 90, vilka innefattar åtminstone en anslutning till en jordpunkt, förbättrar den totala noggrannheten hos de mo- dulerade utgångssignalerna. Medan variationer kan uppträda i de positiva och negativa spänningsreferenskällorna, förblir jordförbindelsen fixerad. Om en av eller båda de positiva och negativa referenskällorna ligger över eller under sitt korrekta värde, kommer ett fel att finnas på en nivå, som är obetydligt längre eller kortare än den skall vara, eftersom under den tid som spänningsre- ferenskällan avger återkopplingssignalen, kommer den att avge något för mycket eller för litet ström. Ju närmare ingångssignalen är jord (noll), ju mindre kom- mer felet att vara. Lika stora referenskällor av olika tecken, såsom de som an- vänds i modulatorns 30 återkopplingssystem, har en större potentiell möjlighet att alstra fel, om det föreligger en missanpassning mellan referensspänningarna Vl+ och V1-. Eftersom modulatorns 30 återkopplingssystem alltid kopplar om mel- lan Vl+ och V1-, kommer varje fel, som härrör från en missanpassning mellan re- ferensspänningarna, tendera att orsaka att den modulerade utgångssignalen ligger på den ena eller den andra nivån under en inkorrekt tidslängd oberoende av in- gångssignalens storlek. Detta ger inte något problem i fallet med modulatorn 30, eftersom denna modulerar kraftledningens spänningssignal, som i allmänhet endast varierar litet. Noggrannhet behöver därför bara bibehållas i ett smalt område. Omvandlaren 90 erfordrar emellertid större noggrannhet på grund av de stora variationerna i produktsignalen, som representerar kraftledningens effekt.To use reference sources in the converter 90, which include at least a connection to a ground point, improves the overall accuracy of the dully output signals. While variations can occur in the positive and negative voltage reference sources, the ground connection remains fixed. If one of or both the positive and negative reference sources are above or below its correct value, an error will be at a level, which is insignificant longer or shorter than it should be, because during the time that the voltage the ferrense source emits the feedback signal, it will emit slightly too much or too little current. The closer the input signal is to ground (zero), the less more the mistake of being. Equally large sources of reference of different characters, such as those used in the modulator's feedback system, has a greater potential to generate errors, if there is a mismatch between the reference voltages Vl + and V1-. Since the feedback system of the modulator 30 always switches between V1 + and V1-, any error resulting from a mismatch between reference voltages, tend to cause the modulated output signal to lie at one or the other level for an incorrect length of time, regardless of the the size of the gait signal. This does not present a problem in the case of the modulator 30, since this modulates the voltage signal of the power line, as in general only varies slightly. Accuracy therefore only needs to be maintained in a narrow area. However, the converter 90 requires greater accuracy due to the large variations in the product signal, which represents the power line power.

Av detta skäl har särskiljandet av omvandlarens funktioner mellan effektens po- sitiva och negativa polariteter betydande fördelar. Eftersom endast en polaritet mäts av varje komparator, kan referenskällorna använda en jordanslutning för att ge återkopplingssignalen, vilket förbättrar omvandlarens totala noggrannhet. Den information, som ges rörande energiflödet vid varje polaritet, är också önsk- värd, eftersom den ger ytterligare data rörande belastningens natur och dennas krav på energi.For this reason, the distinction between the functions of the converter and the positive and negative polarities significant advantages. Because only one polarity measured by each comparator, the reference sources can use a ground connection to provide the feedback signal, which improves the overall accuracy of the converter. The information provided regarding the energy flow at each polarity is also desirable. host, as it provides additional data regarding the nature of the load and its energy requirements.

De första och andra utgångssignalerna i ledningarna 92 och 144 från om- vandlaren 90 (se fig. 1) kan förändras mellan två nivåer vid omvandlarens klock- intervall. För att åstadkomma lämpliga digitaliserade utgångssignaler, i vilka pulstätheten är proportionell mot energiflödet, finns ett system för att omvand- la utgångssignalerna till pulståg. Med hänvisning till fig. 1 och 5 leds de första och andra utgångssignalerna till första resp. andra OCH-grindar 150 och 452 516 1 ' 15 l 152. Den andra ingångssignalen till OCH-grindarna fås från omvandlarens klocka 120. Fig. 5f visar det pulståg, som alstras för energin av den första polarite- ten från OCH-grinden 150. Pulståget har en pulstäthet, som är proportionell mot energiflödets storlek i den ena riktningen i ledningen 10. På samma sätt visar fig. 51 för energiflöde i motsatt riktning ett pulståg för energi av den andra polariteten från OCH-grinden 152. Olika organ är tillgängliga för att behandla de första och andra digitala utgångssignalerna, som visas i fig. Sf resp Si. Det kan t ex vara lämpligt att leda de digitala signalerna till ett räknarorgan för _ att räkna pulserna av positiv och negativ polaritet. Räknaren kan sedan driva _ indikatorer eller registrera den totala energiförbrukningen. Räknaren 154 är ett i exempel på en sådan indikatoranordning. Om dessutom en styrsignal ges till räk- L naren 154, kan effektmätningar i lämpliga enheter såsom kW lätt erhållas. Sepa- rata avläsningar av energiflödet i varje riktning kan också erhållas.The first and second output signals in lines 92 and 144 from the circuit the converter 90 (see Fig. 1) can be changed between two levels at the converter clock interval. To provide suitable digitized output signals, in which pulse density is proportional to the energy flow, there is a system for added the output signals to pulse trains. Referring to Figs. 1 and 5, they are shown the first and second output signals to the first resp. other AND gates 150 and 452 516 1 '15 l 152. The second input signal to the AND gates is obtained from the converter clock Fig. 5f shows the pulse train generated for the energy of the first polarity. from the AND gate 150. The pulse train has a pulse density which is proportional to the magnitude of the energy flow in one direction in line 10. In the same way shows Fig. 51 for energy flow in the opposite direction one pulse train for energy of the other the polarity of the AND gate 152. Various means are available for processing the first and second digital output signals, shown in Figs. Sf and Si, respectively. The for example, it may be appropriate to direct the digital signals to a counter means for to count the pulses of positive and negative polarity. The counter can then operate _ indicators or record the total energy consumption. The counter 154 is an i example of such an indicator device. If in addition a control signal is given to count- L 154, power measurements in suitable units such as kW can be easily obtained. Sepa- rate readings of the energy flow in each direction can also be obtained.

Såsom tidigare anmärkts införs, eftersom den bistabila kretsen 52 (fig. 2) kan förändras bara vid förutbestämda klockintervall, en obetydlig eftersläpning É i den modulerade utgångssignalen. Fig. 6 visar en delta-minus-sigma-modulator 30', som har digitala kretsar för positiv fasförskjutning för att kompensera för F faseftersläpningen. Samma element i modulatorerna i fig. 2 och 6 betecknas med samma hänvisningssiffror. Dessutom kan, om så önskas, en positiv fasförskjutning erhållas, som är mer än tillräcklig för att kompensera för den faseftersläpning, som orsakas av den bistabila utgångskretsen 52 i fig. 2.As previously noted, since the bistable circuit 52 (Fig. 2) is introduced can change only at predetermined clock intervals, an insignificant lag É in the modulated output signal. Fig. 6 shows a delta-minus-sigma modulator 30 ', which has positive phase shift digital circuits to compensate for F the phase lag. The same elements in the modulators in Figs. 2 and 6 are denoted by same reference numerals. In addition, if desired, a positive phase shift obtained, which is more than sufficient to compensate for the phase lag, caused by the bistable output circuit 52 in Fig. 2.

Den modifierade modulatorn 30' i fig. 6 innefattar liksom modulatorn i fig. 2 en bistabil krets 52, som styr en källa för återkopplingsströmmen IF via omkopplare 58 och 60. En summerande hopkopplingspunkt 36 mottar ingångssig- nalen IA1 via ingångsmotståndet 38. Momentana skillnader mellan återkopplings- signalen och ingångssignalen betecknas Id1ff. OCH dêﬂﬁä díff@VeﬂSSi9"ä1 mäts av mätkretsen 42. Komparatorns 50 utgångsstyrsignal är på hög nivå, när den in- tegrerade differenssignalen ligger över komparatorns tröskelnivå, och är på låg nivå, när den integrerade differenssignalen ligger under tröskelnivån. Q Modulatorn 30' skiljer sig från modulatorn 30 i fig. 2 genom att den inne- fattar ett digitalt skiftregister mellan mätkretsen 42 och den bistabila kretsen 52. Det digitala skiftregistret inför en tidsfördröjning i utgångsstyrsignalen från komparatorn 50. I fig. 6 är det digitala skiftregistret en bistabil krets 59, som mottar utgångsstyrsignalen från komparatorn på sin D-ingång. Vid be- skrivningen av det nedan givna exemplet antas, att den bistabila kretsen 59 klockas med samma hastighet som den bistabila kretsen 52 men med ett halvt klockintervalls fasförskjutning.The modified modulator 30 'in Fig. 6 includes, like the modulator in Fig. 2 shows a bistable circuit 52 which controls a source of the feedback current IF via switches 58 and 60. A summing interconnect point 36 receives input signals. IA1 via the input resistor 38. Instantaneous differences between the feedback the signal and the input signal are denoted Id1ff. AND the ﬂﬁ ä díff @ Ve ﬂ SSi9 "ä1 is measured of the measuring circuit 42. The output control signal of the comparator 50 is at a high level when integrated difference signal is above the comparator threshold level, and is low level, when the integrated difference signal is below the threshold level. Q The modulator 30 'differs from the modulator 30 in Fig. 2 in that it contains takes a digital shift register between the measuring circuit 42 and the bistable circuit 52. The digital shift register introduces a time delay in the output control signal from the comparator 50. In Fig. 6, the digital shift register is a bistable circuit 59, which receives the output control signal from the comparator at its D input. When the writing of the example given below assumes that the bistable circuit 59 clocked at the same speed as the bistable circuit 52 but at half phase shift clock shift.

Funktionen hos modulatorn i fig. 6 för att ge en positiv fasförskjutning i den modulerade utgångssignalen skall beskrivas med hänvisning till fig. 7. In- 452 516 ' 16 gångssignalen IAI till nndulatorn 30' visas i fig. 7a. Den första klockans 56 utgångssignal visas i fig. 7b. Den första klockan 56 ger också signal till den bistabila kretsen 59 via en inverterande krets 57, och den andra klocksignalen visas i fig. 7c. Om IA1 är positiv vid klockpulsen a och om den bistabila kretsens 52 Q-utgång, som visas i fig. 7g, från början är på hög nivå, är IF positiv räknat i riktning mot den summerande hopkopplingspunkten 36. Detta alst- rar en P0SlïlV Idiff, som leds till den integrerande förstärkarens 46 inverte- rande ingång, vilket orsakar att den integrerade differenssignalen vid punkt 47 från början avtar monotont nedåt vid 21 i fig. 7d. Linjen 22 i fig. 7d anger komparatorns 50 tröskelnivå. När den integrerade differenssignalen passerar tröskelnivån 22, går styrsignalen, som visas i fig. 7e, från hög till låg nivå.The function of the modulator in Fig. 6 to give a positive phase shift in the modulated output signal will be described with reference to Fig. 7. 452 516 '16 the input signal IAI to the indulator 30 'is shown in Fig. 7a. The first clock 56 output signal is shown in Fig. 7b. The first clock 56 also signals it bistable circuit 59 via an inverting circuit 57, and the second clock signal shown in Fig. 7c. If IA1 is positive at the clock pulse a and if it is bistable the Q output of circuit 52, shown in Fig. 7g, is initially at a high level, is IF positive in the direction of the summing interconnection point 36. This a P0SlïlV Idiff, which is fed to the inverters of the integrating amplifier 46. input, which causes the integrated difference signal at point 47 from the beginning decreases monotonically downwards at 21 in Fig. 7d. Line 22 in Fig. 7d indicates comparator 50 threshold level. When the integrated difference signal passes threshold level 22, the control signal shown in Fig. 7e goes from high to low level.

Dm det antas, att den bistabila kretsen 59 klockas på uppåtgående pulser a', b', c', d', e' etc, kommer den bistabila kretsens 59 utgångssignal att gå från hög nivå till låg nivå vid klockpulsen a'. Den bistabila kretsens 59 utgångssignal (Q') betecknas här som den fördröjda styrsignalen, som sedan leds till den bi; stabila kretsens 52 D-ingång. Fig. 7f visar den fördröjda styrsignalen och fig. 20 visar den bistabila kretsens 52 Q-utgångssignal. När Q' går från hög nivå till låg nivå, går den bistabila kretsens 52 Q-utgång från hög nivå till låg nivå vid sin nästa klockpuls b. Förändringen i Q öppnar omkopplaren 60 och slu- ter omkopplaren 58, vilket gör att IF blir negativ. Den integrerade differens- signalen stiger då uppåt, passerar komparatorns tröskelnivå 22 och gör åter, att styrsignalen antar hög nivå. Vid en andra klockans klockpuls d' antar den bista- bila kretsens 59 Q'-utgång åter hög nivå. Detta medför, att den första bistabila kretsens 52 Q-utgång antar hög nivå vid dennas följande klockpuls e.If it is assumed that the bistable circuit 59 is clocked on upward pulses a ', b', c ', d', e 'etc, the output signal of the bistable circuit 59 will go from high level to low level at the clock pulse a '. The output signal of the bistable circuit 59 (Q ') is referred to herein as the delayed control signal, which is then passed to the bi; stable circuit 52 D input. Fig. 7f shows the delayed control signal and fig. 20 shows the Q output signal of the bistable circuit 52. When Q 'goes from high level to low level, the bistable circuit 52 Q output goes from high level to low level at its next clock pulse b. The change in Q opens the switch 60 and closes switch 58, which causes the IF to be negative. The integrated differential the signal then rises upwards, passes the threshold level 22 of the comparator and again, that the control signal assumes a high level. At the clock pulse d 'of a second clock, it assumes bila circuit 59 Q 'output again high level. This means that the first bistable the Q output of the circuit 52 assumes a high level at its next clock pulse e.

Det ovan beskrivna förloppet kommer att fortsätta, varvid den bistabila kretsens 52 Q-utgång ger signalerna för att styra modulatorns återkopplings- slinga. Om det antas, att den tidsförskjutning, som införs av det digitala skiftregistret, som utgörs av den bistabila kretsen 59, inte är tillräckligt stor för att alstra instabilitet i återkopplingsslingan, kommer modulatorn 30' att ge en modulerad signal, som är likvärdig men inte identisk med utgångssig- nalen från modulatorn 30. Med likvärdighet menas, att den bistabila kretsens 52 Q-utgångssignal är en modulerad signal, som förändras vid förutbestämda första klockintervall på ett sätt som är proportionellt mot modulatorns ingångssignal.The process described above will continue, leaving the bistable The Q output of circuit 52 provides the signals to control the feedback of the modulator. loop. Assuming that the time lag introduced by the digital the shift register, which consists of the bistable circuit 59, is not sufficient large to generate instability in the feedback loop, the modulator 30 ' to give a modulated signal, which is equivalent but not identical to the output signal from the modulator 30. By equivalence is meant that the bistable circuit 52 Q output signal is a modulated signal, which changes at predetermined first clock interval in a manner proportional to the input signal of the modulator.

Den bistabila kretsens 59 Q'-utgångssignal kommer att ha en positiv fasförskjut- ning i förhållande till den första bistabila kretsens 52 Q-utgångssignal med en tidslängd, som beror på skillnaderna mellan de klocksignaler, som levereras till de båda bistabila kretsarna. Denna positiva fasförskjutning inträffar som en na- turlig följd av det faktum, att den bistabila kretsens 52 Q-utgångssignal endast ändras vid nästa klockpuls, som följer efter en förändring i den bistabila kret- 452 516 - 17 sens 59 Q'-utgångssignal. Q'-utgångssignalen är således en äkta positivt fasför- skjuten signal i förhållande till Q-utgångssignalen.The output signal of the bistable circuit 59 Q 'will have a positive phase shift. in relation to the first output signal Q of the first bistable circuit 52 by a duration, which depends on the differences between the clock signals delivered to the two bistable circuits. This positive phase shift occurs as a national fortunate consequence of the fact that the Q-output signal of the bistable circuit 52 only changes at the next clock pulse, which follows a change in the bistable circuit. 452 516 - 17 sens 59 Q 'output signal. The Q 'output signal is thus a true positive phase shift. shot signal relative to the Q output signal.

Utgångssignalen i ledningen 34 kommer att ha en positiv fasförskjutning utgörande hälften av ett första klockintervall, jämfört med den bistabila kret- sens 52 Q- och Ü-utgångssignaler. Eftersom de klockintervall som de båda bista- bila kretsarna 59 och 52 förses med är desamma, kommer den fördröjda utgångs- styrsignalen i ledningen 34 att förändras vid samma intervall som den bistabila kretsens 52 Q-och Ö-utgångssignaler och komer för övrigt att likna varje annan delta-minus-sigma-modulerad signal. Den klocksignal, som den bistabila kretsen 59 förses med, blir i själva verket den bestämmande klocksignalen, som reglerar förändringar i modulatorns utgångssignal. Det är möjligt att ersätta den bista- bila kretsen 59 med en annan typ av digitalt skiftregister såsom ett flertill- stånds skiftregister, så länge den införda fördröjningen inte är tillräckligt lång för att göra återkopplingsslingan instabil. Det använda digitala skiftre- gistret kan också klockas med en annan hastighet än den första bistabila kretsen 52, även om detta skulle förändra den fördröjda styrsignalens utseende. Om t ex ett flertillstånds skiftregister, som klockas med en hög hastighet, insätts i stället för den bistabila kretsen 59, kommer det att fördröja styrsignalen ett valt antal korta intervall. Utgångssignalen från ett sådant skiftregister är en fördröjd styrsignal, som ändras med den högre klockhastigheten. Det kan också användas ett skiftregister, som har olika tillstånd, vilka klockas med olika hastighet. Vid ett sådant utförande bestämmer det längsta klockintervallet, som används för att klocka något av tillstânden, de intervall vid vilka den slutliga fördröjda styrsignalen kan ändras. Varje system för att fördröja styrsignalen bör innefatta åtminstone en bistabil krets, som klockas vid diskreta intervall, så att modulatorns modulerade utgångssignal (den fördröjda styrsignalen) kan ändras vid dessa diskreta intervall.The output signal in line 34 will have a positive phase shift constituting half of a first clock interval, compared to the bistable circuit sens 52 Q and Ü outputs. Since the clock intervals between the two car circuits 59 and 52 are provided with the same, the delayed output the control signal in line 34 to change at the same interval as the bistable the circuit's 52 Q and Ö output signals and will otherwise be similar to each other delta-minus-sigma-modulated signal. The clock signal, as the bistable circuit 59 is provided with, in fact, becomes the determining clock signal, which regulates changes in the output signal of the modulator. It is possible to replace the automobile circuit 59 with another type of digital shift register such as a shift register, as long as the introduced delay is not sufficient long to make the feedback loop unstable. The digital shift register used the register can also be clocked at a different speed than the first bistable circuit 52, although this would change the appearance of the delayed control signal. If, for example a multi-state shift register, which is clocked at a high speed, is inserted into instead of the bistable circuit 59, it will delay the control signal one selected number of short intervals. The output signal from such a shift register is one delayed control signal, which changes with the higher clock speed. It can too use a shift register, which has different states, which are clocked with different speed. In such an embodiment, the longest clock interval determines which is used to clock any of the states, the intervals at which the final delayed control signal can be changed. Each system to delay the control signal should include at least one bistable circuit, which is clocked at discrete intervals, so that the modulated output signal of the modulator (the delayed control signal) can change at these discrete intervals.

Den positiva fasförskjutning, som alstras i modulatorn 3D', är Valbar. Ett sådant val åstadkoms genom att anpassa klocksignalerna, som förser de bistabila kretsarna 52 och 59. Om det antas, att en första klocksignal alstrar pulser med första klockintervall, vilka leds till den bistabila kretsen 52, och en andra klocksignal, som alstrar pulser med andra klockintervall, vilka leds till det digitala skiftregistret (den bistabila kretsen 59), och att de båda första och andra klockintervallen är lika, bestämmer fasförskjutningen mellan klocksigna- lerna storleken hos modulatorns utgångssignals positiva fasförskjutnings. I det med hänvisning till fig. 7 diskuterade exemplet var den andra klockan inversen till den första klockan och den totala förskjutningen var hälften av ett klock- intervall. Om de klockpulser, som den andra klockan förser den bistabila kretsen 59 med, ligger tre fjärdedelar av ett klockintervall före de pulser, som den 452 516 - 18 bistabila kretsen 52 förses med, kommer en positiv fasförskjutning utgörande tre fjärdedelar av ett klockintervall att alstras. Det är längden av tidsförskjut- ning mellan en förändring hos den bistabila kretsens 59 Q'-utgångssignal och den bistabila kretsens 52 Q-utgångssignal, som bestämmer storleken av den positiva fasförskjutningen hos utgångssignalen i ledningarna 34.The positive phase shift, which is generated in the modulator 3D ', is Selectable. One such a choice is made by adjusting the clock signals which supply the bistable ones circuits 52 and 59. Assuming that a first clock signal generates pulses with first clock intervals, which are led to the bistable circuit 52, and a second clock signal, which generates pulses with other clock intervals, which are conducted to it digital shift register (the bistable circuit 59), and that the first two and other clock intervals are equal, the phase shift between the clock signals the magnitude of the positive phase shift of the output signal of the modulator. In it referring to Fig. 7, the example discussed was the second clock inverse to the first clock and the total offset was half of a clock interval. About the clock pulses that the other clock supplies to the bistable circuit 59 with, is three quarters of a clock interval before the pulses, which it 452 516 - 18 bistable circuit 52 is provided, there will be a positive phase shift of three quarters of a clock interval to be generated. It is the length of the time lag between a change in the output signal Q 'of the bistable circuit 59 and the bistable circuit 52 Q output signal, which determines the magnitude of the positive the phase shift of the output signal in the lines 34.

Storleken av den positiva fasförskjutning, som kan erhållas medelst modu- latorn i fig. 6, beror på den förskjutningsgrad, som kan införas i återkopp- lingsslingan till en delta-minus-sigma-modulator utan att göra densamma insta- bil. Det är emellertid känt, att en fördröjning med längd, vilket är'en bråkdel gav ett klockpulsintervall i överensstämmelse med det sätt, vilket beskrivits i exemplet ovan, fungerar och alstrar den positiva fasförskjutningen hos den modu- lerade signalen, såsom beskrivits.The magnitude of the positive phase shift that can be obtained by modulating the lathe in Fig. 6, depends on the degree of displacement which can be introduced into the feedback. loop to a delta-minus-sigma modulator without making the same installation car. It is known, however, that a delay in length, which is a fraction gave a clock pulse interval in accordance with the method described in example above, functions and generates the positive phase shift of the modulus signal, as described.

Fig. 8 visar ett mätanordning enligt ett ytterligare utförande av förelig- gande uppfinning, som dessutom ger mätningar av utgångseffekten i antingen VARS eller Q. Som beskrivits i den allmänna delen av beskrivningen ovan, innebär VARS- och 0-effektmätningar, att ett angivet fasförhållande införs mellan ström- och spänningssignalerna. VARS erhålls genom att multiplicera strömmen med en spänningssignal, som är fördröjd 90°, medan Q erhålls genom att multiplicera strömmen med en spänningssignal, som är fördröjd 60°. I mätsystemet enligt denna utföringsform av föreliggande uppfinning kan VARS, Q eller ett effektvärde med varje annat önskat fasförhållande lätt erhållas genom att fördröja modula- torns 30 utgångssignal med en vald tidslängd. Fördröjningen kan lämpligen fram- ställas genom tidsfördröjningsorgan såsom ett skiftregister på det nedan be- skrivna sättet.Fig. 8 shows a measuring device according to a further embodiment of the present invention. present invention, which also provides measurements of the output power in either VARS or Q. As described in the general part of the description above, means VARS and 0 power measurements, that a specified phase ratio is introduced between and the voltage signals. VARS is obtained by multiplying the current by one voltage signal, which is delayed 90 °, while Q is obtained by multiplying the current with a voltage signal which is delayed 60 °. In the measuring system according to this embodiment of the present invention may be VARS, Q or a power value with any other desired phase ratio is easily obtained by delaying the modulus. tower 30 output signal with a selected duration. The delay may conveniently be set by time delay means such as a shift register on the written way.

Modulatorns 30 Q-utgångssignal enligt utföringsformen i fig. 8 leds både till styrorgan 80 och till ett skiftregister 160. Skiftregistret 160 fördröjer modulatorns 30 utgångssignal med ett valt tidsintervall. Fördröjningens storlek beror på det valda fasförhållandet för det önskade effektvärdet (VARS eller Q) och också på den mätta växelspänningens frekvens (50 eller 60 Hz). För att för- enkla kretsen leds endast modulatorns 30 Q-utgångssignal till skiftregistret 160. Skiftregistret tidsfördröjda utsignal leds sedan till en inverterare 161, och båda de inverterade och icke-inverterade signalerna blir den tidsfördröjda signalen i ledningen 162. Här används uttrycket "tidsfördröjd signal" växelvis med uttrycket "fasmodifierad signal" och detta innebär, att den införda fasmodi- fikationen åstadkoms med hjälp av en tidsfördröjning av signalen.The Q output of the modulator 30 according to the embodiment of Fig. 8 is conducted both to control means 80 and to a shift register 160. The shift register 160 delays the output signal of the modulator 30 at a selected time interval. The size of the delay depends on the selected phase ratio for the desired power value (VARS or Q) and also on the frequency of the measured alternating voltage (50 or 60 Hz). In order to the simple circuit conducts only the Q output of the modulator 30 to the shift register 160. The shift register time delayed output is then routed to an inverter 161, and both the inverted and non-inverted signals become the time delay the signal in line 162. Here the term "time-delayed signal" is used interchangeably with the term "phase-modified signal" and this means that the introduced phase-modified signal the fication is achieved by means of a time delay of the signal.

Den vidare behandlingen av den tidsfördröjda modulerade signalen är exakt densamma som för den första modulerade signalen enligt utföringsformen i fig. 1.The further processing of the time-delayed modulated signal is accurate the same as for the first modulated signal according to the embodiment of Fig. 1.

Den tidsfördröjda modulerade signalen leds till andra styrorgan 164, som inne- fattar ett par omkopplare 166 och 168, som styrs av den tidsfördröjdä m°dU1eTade 452 516 _ ' 19 signalen. Den inverterade och icke-inverterade analoga strömsignalen IA2 led; till omkopplarna 166 och 168. Den fasmodifierade modulerade signalen sluter väx- elvis omkopplarna 166 och 168 för att multiplicera ström- och spänningssignaler- na med varandra och alstra en andra produktsignal vid 170. Den andra produktsig- nalen leds sedan till ingången till en VARS/Q-omvandlare 172, som är exakt lik omvandlaren 90 i fig. 3. VARS/Q-omvandlaren 172 avger första och andra utgångs- signaler, som beror på energins polaritet i ledningen 10 på exakt samma sätt som omvandlaren 90. Omvandlarens 172 utgångssignaler är första och andra utgångssig- naler, som kan ändras mellan två nivåer vid omvandlarens klockintervall på ett sätt, som är proportionellt mot den andra produktsignalen och mot det valda fas- förhållandet för effektvärdet (VARS eller Q, 50 eller 60 Hz) för energin i led- ningen 10. Den följande behandlingen av de första och andra utgångssignalerna från VARS/Q-omvandlaren 172 är exakt densamma som för utgångssignalerna från om- vandlaren 90 i fig. 1, vilken innefattar användning av räknarorgan lämpade för att avge valda effektvärden.The time-delayed modulated signal is routed to other controllers 164, which include takes a pair of switches 166 and 168, which are controlled by the time-delayed m ° dU1eTade 452 516 _ '19 the signal. The inverted and non-inverted analog current signal IA2 led; to the switches 166 and 168. The phase-modified modulated signal closes switch 166 and 168 to multiply current and voltage signals. together and generate a second product signal at 170. The second product signal the channel is then routed to the input of a VARS / Q converter 172, which is exactly the same the converter 90 in Fig. 3. The VARS / Q converter 172 outputs the first and second output signals, which depend on the polarity of the energy in the line 10 in exactly the same way as the output signals of the converter 90. The output signals of the converter 172 are first and second output signals. nals, which can be changed between two levels at the converter clock interval of one method, which is proportional to the second product signal and to the selected phase the ratio of the power value (VARS or Q, 50 or 60 Hz) to the energy in The following processing of the first and second output signals from the VARS / Q converter 172 is exactly the same as for the output signals from the the converter 90 in Fig. 1, which includes the use of counter means suitable for to output selected power values.

En väljarkrets (ej visad) kan finnas för att utvälja antingen VARS eller Q som mätsystemets andra utgångssignal. Väliarkretsen anpassar skiftregistret 160, så att detta alstrar den spänningseftersläpning, som behövs för att alstra det valda fasförhållandet, och för att samtidigt utvälja en lämplig indikator.A selector circuit (not shown) may be available to select either VARS or Q as the second output signal of the measuring system. The selector circuit adapts the shift register 160, so that this generates the voltage lag needed to generate it selected phase ratio, and to select a suitable indicator at the same time.

Den som exempel givna och nya digitala fasväljartekniken avbildad i fig. 8 är inte begränsad till användning för effektmätning. Tekniken kan användas i al- la användningar med signalmultiplikation, där fasförhållandet mellan ingångssig- nalerna skall anpassas för att mäta ett produktvärde av ett valt fasförhållande.The exemplary and new digital phase selector technology depicted in Fig. 8 is not limited to use for power measurement. The technology can be used in applications with signal multiplication, where the phase relationship between the input signal the channels must be adapted to measure a product value of a selected phase ratio.

Fig. 9 avbildar en multiplikationsanordning liknande den multiplikations- anordning, som används i effektmätningsanordningen i fig. 8. Lika element be- tecknas med samma hänvisningsbeteckningar. IA1 och IÅ2 är de signaler, som skall multipliceras med varandra, och de antas vara periodiska vågor, inte nöd- vändigtvis sinusformade, som har ett förutbestämt fasförhållande till varandra- Liksom i effektmätningsanordningen i fig. 8 åstadkoms multiplikation genom den metod, som är känd som tidsdivision eller "markspace“-multiplikation, i vilken en av signalerna IA2 moduleras och sedan används för att styra eller omkasta den andra signalens IA1 polaritet, så att en produktsignal erhålls. Signalen IAZ leds till ett styrorgan i både inverterad och icke-inverterad form. En vanlig inverterande krets 42 avger signalen till omkopplaren 82. Den icke-inver- terade signalen leds till omkopplaren 65. Den modulerade signalen för styrning av omkopplarna 65 och 66 leds till styrorganet via ledningen 34.Fig. 9 depicts a multiplication device similar to the multiplication device used in the power measuring device in Fig. 8. Equivalent elements are are drawn with the same reference numerals. IA1 and IÅ2 are the signals, which shall be multiplied by each other, and they are assumed to be periodic waves, not necessarily sinusoidal, having a predetermined phase relationship with each other. As in the power measuring device of Fig. 8, multiplication through it is accomplished method, known as time division or "markspace" multiplication, in which one of the signals IA2 is modulated and then used to control or reverse the polarity of the second signal IA1, so that a product signal is obtained. The signal IAZ is routed to a controller in both inverted and non-inverted form. One ordinary inverting circuit 42 outputs the signal to switch 82. The non-inverting the modulated signal is routed to switch 65. The modulated signal for control of the switches 65 and 66 are led to the control means via the line 34.

Modulatorn 30 i fig. 9 är likvärdig vad beträffar uppbyggnad och funktion med motsvarande modulator 30 i fig. 1 och 2. För att åstadkomma ett valt fasför- hållande mellan signalerna IA1 och IA2 ﬂ"Vä"d$ ett dl9ltä1ï Skïftfeâlstef 452 516 - 20 160, som inför en vald fördröjning i modulatorns 30 utgångssignal. Det digitala skiftregistret 160 kan ha ett antal utformningar, varav en enkel version visas som elementet 198 i fig. 11. Ett skiftregisters funktion kan lämpligen illustre- ras som ett serie tillstånd framställda av de bistabila kretsarna 200 till 204, vilka är förbundna så, att en bistabil krets' Q-utgång leds till den närliggande bistabila kretsens D-ingång. En klocksignal leds till var och en av de bistabila kretsarna via ledningen 196, vilket medför att varje tillstånd blir samtidigt klockat. En digital puls i ledningen 53 till skiftregistret 198, som antingen går från låg till hög nivå eller från hög till låg nivå, fördröjs ett ingångs- klockintervall av varje bistabil krets, genom vilken den passerar. Om t ex sig- nalen i ledningen 53 går från låg till hög nivå, kommer den bistabila kretsens 200 Q-utgång att gå från låg till hög nivå vid nästa klockpuls. På grund av in- neboende omkopplingsfördröjningar måste, när den bistabila kretsens 200 Q-utgång går från låg till hög nivå och denna signal leds till den bistabila kretsens 201 D-ingång, dennas 0-utgång vänta till följande klockpuls för att anta hög nivå.The modulator 30 in Fig. 9 is equivalent in structure and function with the corresponding modulator 30 in Figs. 1 and 2. In order to achieve a selected phase shift. holding between signals IA1 and IA2 ﬂ "Vä" d $ ett dl9ltä1ï Skïftfeâlstef 452 516 - 20 160, which introduces a selected delay in the output signal of the modulator 30. The digital the shift register 160 can have a number of designs, of which a simple version is shown as the element 198 in Fig. 11. The function of a shift register can suitably be illustrated. as a series of states produced by the bistable circuits 200 to 204, which are connected so that a bistable circuit 'Q output is routed to the adjacent one bistable circuit D input. A clock signal is routed to each of the bistables the circuits via line 196, which means that each state becomes simultaneous clocked. A digital pulse in line 53 to the shift register 198, as either goes from low to high level or from high to low level, an input delay is delayed clock interval of each bistable circuit through which it passes. If, for example, sig- nal in line 53 goes from low to high level, comes the bistable circuit 200 Q output to go from low to high level at the next clock pulse. Due to in- adjacent switching delays must, when the 200 Q output of the bistable circuit goes from low to high level and this signal is routed to the bistable circuit 201 D-input, its 0-output wait until the next clock pulse to assume high level.

På detta sätt kan digitala signaler på lämpligt sätt fördröjas varje önskat an- tal diskreta intervall, genom att skiftregistret helt enkelt förse med tillräck- ligt många fördröjningssteg. Skiftregister, som är kommersiellt tillgängliga, är försedda med ett flertal utgångsledningar 206, från vilka signalen kan uttas.In this way, digital signals can be suitably delayed at any desired time. discrete intervals, by simply providing the shift register with sufficient many delay steps. Shift registers, which are commercially available, are provided with a plurality of output lines 206, from which the signal can be extracted.

Benets läge bestämmer den totala införda fördröjningen som funktion av klock- frekvensen.The position of the leg determines the total introduced delay as a function of the clock the frequency.

Det digitala tidsfördröjningsorganet 160 i multiplikationssystemet visat i fig. 9 antas vara ett vanligt skiftregister såsom ett skiftregister 198 enligt fig. 11. Multiplikationssystemet erfordrar införandet av en vald tidsanpassning i'en av de signaler som skall multipliceras, varvid ett digitalt skiftregister används, som inför en fördröjning, vilken är ett valt antal diskreta intervall.The digital time delay means 160 in the multiplication system shown in Fig. 9 is assumed to be a common shift register such as a shift register 198 according to Fig. 11. The multiplication system requires the introduction of a selected timing i 'of the signals to be multiplied, wherein a digital shift register is used, which introduces a delay, which is a selected number of discrete intervals.

Skiftregistret 198 är ett lämpligt digitalt skiftregister för att alstra en så- dan fördröjning. Med hänvisning nu till fig. 10 antas, att signalerna IA1 och IAZ skall multipliceras med varandra och att en fasfördröjning av 90° skall införas i signalen IA2. Fig. 10a visar ett exempel på en första ingångssignal IÅ1 (VL) och fig. 10g visar ett exempel på ett andra ingångssignal IAg, vilka signaler skall multipliceras med varandra. Fig. 10b visar den klocksignal, som avges av klockan 56, och fig. 10c visar integratorns 42 utgångssignal, som härrör från ingångssignalen IA1. Fig. 10d visar komparatorns 50 resulterande utgångssignal. Modulatorns 30 utgångssignal visas i fig. 10e och leds i ledning- en 53 i fig. 9 och 11. Klocksignalen från modulatorns klocka 56 leds till skift- registret 198 via ledningen 196. I det givna exemplet är klockintervallen, som visas i fig. 10b, 24 gånger signalens IA2 frekvens. En fasfördröjning av 90° erfordrar därför en fördröjning med sex klockintervall. Om det antas, att skift- 452 516 21 _ registrets 198 ben 206' är det sjätte benet, blir således signalen IA2, som är modulerad och fördröjd 90°, fördröjd totalt sex klockintervall, som avges av klockan 56. Utgångssignalen från skiftregistrets 198 ben 206' visas i fig. l0f.The shift register 198 is a suitable digital shift register for generating such a the delay. Referring now to Fig. 10, it is assumed that the signals IA1 and IAZ shall be multiplied by each other and that a phase delay of 90 ° shall introduced into the signal IA2. Fig. 10a shows an example of a first input signal IÅ1 (VL) and Fig. 10g show an example of a second input signal IAg, which signals are to be multiplied by each other. Fig. 10b shows the clock signal, which is emitted by the clock 56, and Fig. 10c shows the output signal of the integrator 42, which derives from the input signal IA1. Fig. 10d shows the resultant of the comparator 50 output signal. The output signal of the modulator 30 is shown in Fig. 10e and is conducted in the line 53 in Figs. 9 and 11. The clock signal from the modulator's clock 56 is passed to the shift register 198 via line 196. In the example given, the clock intervals, which shown in Fig. 10b, 24 times the frequency of the signal IA2. A phase delay of 90 ° therefore requires a delay of six clock intervals. If it is assumed that the 452 516 21 _ the leg 206 'of the register 198 is the sixth leg, thus the signal IA2, which is modulated and delayed 90 °, delayed a total of six clock intervals, emitted by at 56. The output signal from the shift register 198 leg 206 'is shown in Fig. 10f.

Den fördröjda modulerade signalen, som visas i fig. 10f, är en exakt avbildning av modulatorns 30 modulerade Q-utgångssignal, som visas i fig. 10e och är för- flyttad sex klockintervall till höger.The delayed modulated signal shown in Fig. 10f is an accurate representation of the modulated Q output of the modulator 30, which is shown in Fig. 10e and is moved six clock intervals to the right.

Multiplikation av signalerna åstadkoms genom att leda den fördröjda modu- lerade signalen, som visas i fig. 10f, till signalstyrorganet via ledningen 34.Multiplication of the signals is accomplished by conducting the delayed modulus. signal, shown in Fig. 10f, to the signal controller via line 34.

Ledningen 34 innefattar både inverterade och icke-inverterade framställningar av den fördröjda modulerade signalen, genom att signalen leds till en vanlig digi- tal inverterande krets 161. Signalen IA1 visas 1 fig, 109 både 1 inverterad och icke-inverterad form. Multiplikationen utförs med hjälp av omkopplarna 82 och 86, vilka öppnas och sluts växelvis i förhållande till varandra, varvid om- kopplingspunkten 88 i fig. 9 ligger mellan_signalens IA1 TCKG-lHVêPtêYäd@ OCH inverterade framställningar. Den resulterande signalen visas i fig. 10h. Signa- len i fig. 10h kan sedan ledas genom ett lämpligt lågpassfilter 90 för att ge ett genomsnittsvärde eller likströmsvärde, såsom visas vid linjen 132 i fig. 10h. Linjen 132 föreställer en produktsignal, som är proportionell mot produkt- värdet av IM med :A2 med en fasföraröjning av 9o° införd i IAZ. Om t ex signalen IA1 är proportionell mot den ström som flyter i en kraftledning och $l9"äl@" IAZ är proportionell mot ledningens spänning, är den produktsignal, som framställs av linjen 132 i fig 10h, proportionell mot VARS.Line 34 includes both inverted and non-inverted representations of the delayed modulated signal, by passing the signal to a standard digital number inverting circuit 161. The signal IA1 is shown in Fig. 109, both inverted and non-inverted form. The multiplication is performed by means of the switches 82 and 86, which are opened and closed alternately with respect to each other, the switching point 88 in Fig. 9 lies between the signal IA1 TCKG-1HVêPtêYäd @ AND inverted representations. The resulting signal is shown in Fig. 10h. Signal The Fig. 10h can then be passed through a suitable low pass filter 90 to provide an average value or DC value, as shown at line 132 in FIG. 10h. Line 132 represents a product signal which is proportional to the product the value of IM with: A2 with a phase driver clearance of 90 ° entered in IAZ. If, for example the signal IA1 is proportional to the current flowing in a power line and $ l9 "äl @" IAZ is proportional to the voltage of the line, is the product signal, represented by line 132 in Fig. 10h, proportional to VARS.

En speciell fördel vid användning av en delta-minus-sigma-modulator såsom modulatorn 30 i kombination med multipliceraren är, att den modulerade signalen ändras bara vid förutbestämda klockintervall. Digitala tidsfördröjningsmetoder indelar med nödvändighet en inkommande signal i diskreta enheter eller inter- vall. Dessa intervalls längd eller varaktighet är ett konstruktionsval. Signalen av digitaltyp bär information vid pulsflankerna, när signalerna går från låg till hög nivå eller från hög till låg nivå. Ett skiftregister konstruerat av en serie bistabila kretsar "söker" efter sådana pulsflanker varje gång som det klockas. Ju högre klockfrekvensen är, ju oftare testas, om den inkommande signa- len har en pulsflank. Eftersom den fördröjning, som införs i en signal vid varje tillstånd hos ett skiftregister, beror på klockfrekvensen, fordrar skiftregis- ter, som klockas vid en högre frekvens, fler tillstånd för att åstadkonne en gi- ven fördröjning än skiftregister, som klockas vid en lägre frekvens. Naturligt- vis innebär klockning av ett skiftregister vid en låg frekvens, att den inkom- mande signalen mindre ofta testas med avseende på pulsflanker, och detta kan va- ra en nackdel, om pulsflankernas läge inte är känt, såsom är fallet med vanliga pulsbreddsmodulerade signaler. Modulatorn 30 avger en signal, som har pulsflan- 452 516 22 - ker, vilka uppträder endast vid förutbestämda klockintervall. Genom att synkro- nisera klocksignalerna, som avges till modulatorn och skiftregistret 198, kommer skiftregistret att "söka" efter pulsflanker bara vid de erfordrade tidpunkterna.A particular advantage when using a delta-minus-sigma modulator such as the modulator 30 in combination with the multiplier is that the modulated signal changes only at predetermined clock intervals. Digital time delay methods necessarily divides an incoming signal into discrete units or inter- vall. The length or duration of these intervals is a design choice. The signal of the digital type carries information at the pulse edges, when the signals go from low to high level or from high to low level. A shift register constructed by a series bistable circuits "search" for such pulse flanks every time as it clocked. The higher the clock frequency, the more often it is tested if the incoming signal len has a pulse flank. Because the delay, which is introduced into a signal at each condition of a shift register, depends on the clock frequency, requires shift shift clocked at a higher frequency, more states to achieve a also delay than shift register, which is clocked at a lower frequency. Natural- clocking of a shift register at a low frequency means that the incoming the signal is less frequently tested for pulse edges, and this can be a disadvantage, if the position of the pulse flanks is not known, as is the case with ordinary ones pulse width modulated signals. The modulator 30 emits a signal which has a pulse flange 452 516 22 - which occur only at predetermined clock intervals. By synchronizing the clock signals output to the modulator and shift register 198 will come shift register to "search" for pulse edges only at the required times.

Detta innebär, att ett färre antal skiftregistersteg behövs för att införa en given förskjutning i en modulerad signal, än vad som skulle vara fallet, om pulsflankernas läge inte var noggrannt känt. I själva verket kan i det ovan giv- na exemplet skiftregistret klockas med samma hastighet som modulatorn 30 utan någon som helst förlust av information. Det är därför möjligt att använda ett ekonomiskt skiftregister med ett relativt litet antal steg för att alstra en gi- ven förskjutning i en delta-minus-sigma-modulerad signal, medan ett mycket stör- re skiftregister skulle behövas för att alstra en jämförbar fördröjning i en signal med pulsflanker vid slumpvisa lägen. Även om ett skiftregister av rela- tivt hög frekvens används för att fördröja en slumpvis modulerad signal av vä- sentligt lägre frekvens, skulle en förlust av information inträffa, när en puls- flank inte är precis synkroniserad med skiftregistrets klocka. Ingen sådan in- formationsförlust uppträder i utföringsformen enligt föreliggande uppfinning be- skriven ovan, eftersom modulatorn och skiftregistret är synkroniserade med var- andra och eftersom pulsflankerna därför inte är förskjutna.This means that a smaller number of shift register steps is needed to introduce one given offset in a modulated signal, than would be the case, if the position of the pulse flanks was not accurately known. In fact, in the above In the example the shift register is clocked at the same speed as the modulator 30 without any loss of information. It is therefore possible to use one economic shift register with a relatively small number of steps to generate a shift in a delta-minus-sigma-modulated signal, while a very disturbing re shift register would be needed to generate a comparable delay in a signal with pulse edges at random positions. Although a shift register of rela- relatively high frequency is used to delay a randomly modulated signal of significantly lower frequency, a loss of information would occur when a pulse flank is not exactly synchronized with the shift register clock. No such formation loss occurs in the embodiment of the present invention written above, since the modulator and the shift register are synchronized with each others and because the pulse edges are therefore not displaced.

De klockintervall, som klockar skiftregistret, behöver inte vara exakt de- samma som modulatorns 30 första klockintervall. Det föredras emellertid, att skiftregistrets klocka är synkroniserad med modulatorns klocka. För att undvika informationsförlust skall skiftregistret drivas vid en frekvens, som inte är lägre än modulatorns, men kan drivas med högre hastigheter för att åstadkomma varje önskad tidsfördröjning. Ett lämpligt sätt att öka skiftregistrets klockas frekvens under bibehållande av synkroniseringen med modulatorns första klockin- tervall är att använda en frekvensdelningskrets för modulatorklockan. Medan den önskade tidsfördröjningen i den modulerade signalen i exemplet beskrivet ovan motsvarar ett helt antal första klockintervall, behöver detta inte alltid vara fallet. För att åstadkomma ytterligare flexibilitet vid valet av tidsfördröj- ningen kan det vara önskvärt att anordna antingen ett andra skiftregister eller ytterligare steg inom ett enkelt skiftregister, vilka klockas vid en högre frek- vens och vilka därigenom inför ökade fördröjningar i den modulerade signalen.The clock intervals that clock the shift register do not have to be exactly same as the first clock interval of the modulator 30. However, it is preferred that the shift register clock is synchronized with the modulator clock. To avoid loss of information, the shift register shall be operated at a frequency which is not lower than that of the modulator, but can be operated at higher speeds to achieve any desired time delay. An appropriate way to increase the shift register clock frequency while maintaining synchronization with the modulator's first clock interval is to use a frequency division circuit for the modulator clock. While it desired time delay in the modulated signal in the example described above corresponds to a whole number of first clock intervals, this does not always have to be the case. In order to provide additional flexibility in the choice of time delay it may be desirable to provide either a second shift register or additional steps within a simple shift register, which are clocked at a higher frequency and which thereby introduce increased delays in the modulated signal.

Skiftregistrets tillstånd inom elementet 212 i fig. 11 visar en metod för att ge ytterligare urvalsmöjlighet vid den digitala tidsanpassningen enligt föreliggan- de uppfinning. I detta exempel leds den fördröjda utgångssignalen från ett ut- valt steg i skiftregistret 198 till en andra grupp skiftregistersteg, som visas i fig. 11 som ett andra skiftregister 212. Skiftregistret 212 utgörs av ett flertal bistabila kretsar 212. Den fördröjda signalen från skiftregistret 198 leds till skiftregistrets 102 ingång 214. En klocksignal, som foretradesevis har 452 516 23 - en högre frekvens än den första klockan 56, leds via ledningen 208 till de bi- stabila kretsarna, som utgör skiftregistret 212. Den högre klockfrekvensen kan lämpligen erhållas ned hjälp av en oscillator 220, som arbetar vid en högre frekvens än den första klockan 56. Genom användning av en lämplig frekvensdel- ningskrets 210 kan de olika skiftregisterstegen förses med klocksignaler av oli- ka frekvens liksom även modulatorn 30, om så önskas.The state of the shift register within the element 212 in Fig. 11 shows a method of giving additional choice in the digital time adaptation according to the present the invention. In this example, the delayed output signal is derived from an output selected step in the shift register 198 to a second group of shift register steps, which is displayed in Fig. 11 as a second shift register 212. The shift register 212 consists of one multiple bistable circuits 212. The delayed signal from the shift register 198 is led to the shift 214 of the shift register 102. A clock signal, which preferably has 452 516 23 - a higher frequency than the first clock 56, is routed via line 208 to the stable circuits, which constitute the shift register 212. The higher clock frequency can suitably obtained by means of an oscillator 220, which operates at a higher one frequency than the first clock 56. By using an appropriate frequency divider circuit 210, the various shift register stages may be provided with clock signals of different as well as the modulator 30, if desired.

Här används uttrycket "första klockintervall“ allmänt som beteckning för klocksignalerna avgivna av den första klockan 56 och "de andra klockintervallen" är de, som avges av den andra klockan 220. Dessutom kan de skiftregistersteg, som visas i fig. 11, betraktas som antingen ett första skiftregister 198 och ett andra skiftregister 212 eller ett enkelt skiftregister, som har ett flertal steg, som klockas vid olika valda frekvenser. Vare sig det sker genom användning av separata oscillatorer eller en enkel oscillator med frekvensdelningskrets, ökar arrangemanget med olika klocksignaler flexibiliteten hos de digitala skift- metoder, som används i föreliggande uppfinning. Att fördröja en signal ned hjälp av ett skiftregister, som har ett antal steg vilka alla klockas med samma has- tighet, möjliggör att en signal fördröjs ett antal diskreta intervall upp till det maximala antal, som anges av antal steg i skiftregistret. Genom att anordna ytterligare steg, som klockas av en annan klocksignal, kan ytterligare valda fördröjningsintervall tillhandahållas. En signal kan passera genom ett första skiftregister och fördröjas ett visst antal första intervall och sedan passera genom en andra uppsättning skiftregistersteg och fördröjas ett ytterligare antal andra intervall. På så sätt kan en fördröjning som utgörs av ett önskat antal hela delar och bråkdelar av de första intervallen erhållas. En liknande flexi- bilitet, vad beträffar signalfördröjningar med hjälp av digitala organ, kan upp- nås genom att använda en andra klocka, som arbetar med samma frekvens som den andra klockan men har en tidsförskjutning av vald storlek. Om t ex en signal passerar genom ett första skiftregister, som klockas vid första intervall, och sedan leds till ett ytterligare steg, som klockas med inversen till klocksigna- len med det första intervallet, införs en ytterligare fördröjning uppgående till hälften av det första klockintervallet. Beroende på förskjutningen mellan de klocksignaler, som avges till den första och andra gruppen av skiftregistersteg, kan nästan varje fördröjningsstorlek införas. g Ett exempel på arbetssättet hos modulatorn och det digitala tidsfördröj- ningsorganet i fig. 9 och 11 ges i fig. 12. Om det antas, att den första klock- signalen, som avges av klockan 56, är den som visas i fig. 12b och att den andra klocksignalen, som avges av den andra klockan 220, är den som visas i fi9- 108. fördröjs en modulerad ingångssignal till skiftregistret på det sätt som beskrivs nedan. I detta exempel har den andra klockan 220 en frekvens som är exakt tva 452516 24 " gånger den första klockans 56 frekvens. Om t ex en fördröjning i den modulerade signalen uppgående till två och ett halvt första klockintervall önskas, utfor- mas skiftregistret så, att utgångsbenet 206" förbinds med det andra skiftregist- rets ingång 214. På detta sätt passerar en modulerad ingångssignal via ledningen 53 genom de två första skiftregisterstegen 200 och 201 och genom det första ste- get i det andra skiftregistret 212, varefter signalen avges vid benet 218. Sig- nalen fördröjs två hela första klockintervall och ytterligare ett andra klock- intervall genom ett sådant system. Om det antas, att en modulerad signal, som framgår av fig. 12c, är ingångssignal till ovan beskrivna anordningen, blir ut- gångssignalen på benet 218 den signal, som visas i fig. 12d. Den fördröjda modu- lerade signalen, som visas i fig. l2d, är exakt densamma som den modulerade sig- nal, som visas i fig. 12c och är fördröjd två och ett halvt första klockinter- vall.Here, the term "first clock interval" is generally used as a designation for the clock signals emitted by the first clock 56 and the "second clock intervals" are those emitted by the second clock 220. In addition, the shift register steps, shown in Fig. 11 is considered as either a first shift register 198 and a second shift register 212 or a simple shift register, which has a plurality steps, which are clocked at different selected frequencies. Whether it happens through use of separate oscillators or a single oscillator with frequency division circuit, the arrangement with different clock signals increases the flexibility of the digital shift methods used in the present invention. Delaying a signal down helps of a shift register, which has a number of steps which are all clocked with the same enables a signal to be delayed a number of discrete intervals up to the maximum number, which is indicated by the number of steps in the shift register. By arranging additional steps, which are clocked by another clock signal, may be further selected delay intervals are provided. A signal can pass through a first shift register and is delayed a certain number of first intervals and then pass through a second set of shift register steps and a further number is delayed other intervals. In this way, a delay can be constituted by a desired number whole parts and fractions of the first intervals are obtained. A similar flexibility in terms of signal delays by means of digital devices, reached by using a second clock, which operates at the same frequency as it second clock but has a time offset of selected size. If, for example, a signal passes through a first shift register, which is clocked at the first interval, and then led to a further step, which is clocked with the inverse of the clock signal. with the first interval, an additional delay of half of the first clock interval. Depending on the displacement between the clock signals, which are output to the first and second groups of shift register stages, almost any delay size can be introduced. g An example of how the modulator works and the digital time delay Fig. 9 and 11 are given in Fig. 12. Assuming that the first clock the signal emitted by the clock 56 is that shown in Fig. 12b and that the other the clock signal emitted by the second clock 220 is that shown in FIG. a modulated input signal to the shift register is delayed in the manner described below. In this example, the second clock 220 has a frequency that is exactly two 452516 24 " times the frequency of the first clock 56. If, for example, a delay in the modulated the signal amounting to two and a half first clock intervals is desired, shift register so that the output leg 206 "is connected to the second shift register. input 214. In this way, a modulated input signal passes through the line 53 through the first two shift register stages 200 and 201 and through the first in the second shift register 212, after which the signal is output at the leg 218. the channel is delayed by two whole first clock intervals and another second clock interval. intervals through such a system. If it is assumed that a modulated signal, which shown in Fig. 12c, is the input signal to the device described above, is output the walking signal on the leg 218 is the signal shown in Fig. 12d. The delayed modulus The signal shown in Fig. 12d is exactly the same as the modulated signal. shown in Fig. 12c and is delayed two and a half first clock intervals. vall.

Den digitala skiftmetoden enligt föreliggande multiplikationssystem har den fördel, som finns i digital elektronik och som består i att den är relativt fri från drift och fri från fel. Dessutom görs tidsanpassningen på ett sätt, som är oberoende av den signal, som skall anpassas. Med andra ord är den inte bero- ende av frekvensen hos den signal, som skall tidsanpassas. Systemet som visas i fig. 9 medger fasanpassning vid multiplikation av två analoga signaler utan an- vändning av RC-nät och därmed förbundna signalförvrängningar. Om delta-minus- sigma-modulering används vid multiplikationen, behöver de använda skiftregist- rens storlek inte vara oöverkomligt stor, medan de ändå ger en hög grad av nog- granhet.The digital shift method of the present multiplication system has the advantage that exists in digital electronics and that lies in the fact that it is relative free from operation and free from failure. In addition, the time adjustment is done in a way that is independent of the signal to be adjusted. In other words, it is not end of the frequency of the signal to be timed. The system shown in Fig. 9 allows phase adjustment when multiplying two analog signals without reversal of RC networks and associated signal distortions. About delta-minus- sigma modulation is used in the multiplication, they need to use shift registers size are not prohibitively large, while still providing a high degree of granhet.

För att uppnå hög noggrannhet i effektmätningsanordningen enligt förelig- gande uppfinning över ett stort dynamiskt område är det viktigt, att nollin- ställningsfelen undanröjs från de aktiva kretselementen. Nollinställningsfel av tillräcklig storlek för att negativt påverka mätningsnoggrannheten finns vanli- gen i billiga operationsförstärkare. Uttrycket spänningens nollinställningsfel definieras allmänt som spänningsskillnaden mellan ett par ingångar till ett ak- tivt kretselement, såsom en operationsförstärkare, när utgångssignalen är noll.In order to achieve high accuracy in the power measuring device according to the present invention, invention over a wide dynamic range, it is important that zeroing the position errors are eliminated from the active circuit elements. Reset error off sufficient size to adversely affect the measurement accuracy is usually gene in cheap operational amplifiers. The expression voltage reset error is generally defined as the voltage difference between a pair of inputs to a active circuit element, such as an operational amplifier, when the output signal is zero.

Den är en missanpassning mellan förstärkarens ingångar och mätanordningen enligt föreliggande uppfinning innefattar organ för nollinställningsfelkompensation, som korrigerar en sådan missanpassning.It is a mismatch between the amplifier inputs and the measuring device according to the present invention includes means for zero setting error compensation, which corrects such a mismatch.

Fig. 13 visar ett system för nollinställningfelskompensation anpassat till en enda förstärkare. Den fundamentala principen för systemet för nollinställ- ningsfelkompensation innefattar användning av en kondensator eller ett annat minneselement, som ansluts till den ena ingången till förstärkaren och sedan uppladdas till en kompensationsspänning. Det inses, att andra likvärdiga Syßtïm för att lagra och tillhandahålla en spänning till en förstärkaringång kan anvan- 452 51,6 zs -- das i stället för en kondensator. Operationsförstärkare har ofta mer än två in- gångar och innefattar ibland en eller flera ingångar, som är speciellt utformade för nollinställningsfelkompensation. Föreliggande system fungerar lika bra för att nollinställningfelkompensera förstärkare som har ytterligare ingångar. Den ingång, som är avsedd att motta en kompensationsspänning för att korrigera spän- ningens nollinställningsfel, är den ingång, till vilken kondensatorn är anslu- ten. Systemet innefattar dessutom organ för att uppladda kondensatorn till en nollinställningsspänning, som i huvudsak utplånar effekten av spänningens noll- inställningsfel på den andra förstärkaringången. För enkelhets skull visas en- dast förstärkaren 70 (fig. 1) i fig. 13, fastän organet för nollinställningsfel- kompensation kan i en följd korrigera ett flertal förstärkare, såsom anges ne- dan.Fig. 13 shows a system for zero setting error compensation adapted to a single amplifier. The fundamental principle of the zero-setting system error compensation includes the use of one capacitor or another memory element, which is connected to one input of the amplifier and then charged to a compensation voltage. It will be appreciated, that other equivalent Syßtïm to store and supply a voltage to an amplifier input can be used 452 51.6 zs - das instead of a capacitor. Operational amplifiers often have more than two passages and sometimes includes one or more entrances, which are specially designed for zero setting error compensation. The present system works just as well for to zero-fault error compensate amplifiers that have additional inputs. The input, which is intended to receive a compensating voltage for correcting the voltage. zero setting error, is the input to which the capacitor is connected ten. The system further includes means for charging the capacitor to a zero setting voltage, which essentially obliterates the effect of the zero setting error on the second amplifier input. For simplicity, a the amplifier 70 (Fig. 1) in Fig. 13, although the means for zeroing error compensation can in turn correct a plurality of amplifiers, as indicated below. dan.

Organet för nollinställningsfelkompensation av en förstärkare, såsom det är utformat för förstärkaren 70, innefattar ett minneselement för nollinställ- ﬂlﬂgsfeïet Så$°m en k°ﬂd9ﬂSäf0Y Cl, som är ansluten till en första vald ingång 181 till förstärkaren. En nollinställningskrets 182, som är ansluten via omkopp- lare till både minneselementet för nollinställningsfelet och den andra valda in-. gången 183 till förstärkaren 70, finns också anordnad. Nollinställningskretsen 182 innefattar en laddningsförstärkare 184, som är förbunden med den andra in- gången till förstärkaren 70 via en omkopplare A1. Nollinställningskretsen inne- fattar också ett temporärt minneselement, kondensatorn 186, och en serie omkopp- lare B, D och E, vilka ansluter kondensatorn 186 till laddningsförstärkaren 184 såsom beskrivs nedan. Ytterligare omkopplare G1 och H1 förbinder laddningsför- stärkaren 184 i en laddningskrets, som anpassar den spänning, som lagras på kon- densatorn C1.The means for zero-setting error compensation of an amplifier, such as that is designed for the amplifier 70, includes a memory element for resetting ﬂ l ﬂ gsfeïet Så $ ° m en k ° ﬂ d9 ﬂ Säf0Y Cl, which is connected to a first selected input 181 to the amplifier. A zero setting circuit 182, which is connected via switching to both the zero element error memory element and the other selected input. the aisle 183 to the amplifier 70, is also provided. The reset circuit 182 includes a charge amplifier 184 which is connected to the second input to the amplifier 70 via an A1 switch. The reset circuit contains also includes a temporary memory element, capacitor 186, and a series of switches. B, D and E, which connect the capacitor 186 to the charge amplifier 184 as described below. Additional switches G1 and H1 connect the charging the amplifier 184 in a charging circuit which adjusts the voltage stored on the densator C1.

Kraftledningens strömsignal IA¿ leds till förstärkarens 70 inverterande ingång 183, som i det ideala fallet är en virtuell jord. Ett nollinställnings- fel för spänningen i förstärkaren 70 uppträder från början som en spänning på den inverterande ingången 183. När kondensatorn Cl blir uppladdad, minskar spänningen på den inverterande ingången 183, tills ett tillstånd med virtuell jord uppnås. Skillnaden mellan kompensationsspänningen Vcomp på Cl OCH det verkliga inställningsfelet för spänningen hos förstärkaren 70 benämns en fel- spänning Verror. Det är verror som uppträder på ingången 183. Det är ända- målet med organet för nollinställningsfelkompensation att minska Ve,,°, till ett minimum.The power line current signal IA¿ is routed to the inverter 70 inverters input 183, which in the ideal case is a virtual earth. A reset fault for the voltage in the amplifier 70 appears from the beginning as a voltage on the inverting input 183. When the capacitor C1 is charged, it decreases the voltage at the inverting input 183, until a state of virtual soil is achieved. The difference between the compensation voltage Vcomp on Cl AND that The actual setting error of the voltage of the amplifier 70 is called an error. tension Verror. It is verror that appears at the entrance 183. It is the objective of the zero - setting error compensation body to reduce Ve ,, °, to a minimum.

Organet för nollinställningsfelkompensation innefattar styrorgan för att åstadkomma de funktioner, som visas i blocket 190. I princip driver styrorganet omkopplare A1, B, D, E, G1 och H1, så att det i följd alstras en serie överfö- rings- och laddningsperioder. Under en startöverföringsperiod är omkopplarna A1, 452 516 26 - B och D slutna och omkopplarna E, G1 och H1 öppna. Med omkopplaren A1 sluten 1ed5 verror till den icke inverterande ingången till laddningsförstärkaren 184, som är utformad som en förstärkare med förstärkning lika med 1. Omkopplaren B, som är sluten under överföringsperioderna, utgör en återkopplingsförbindelse mellan laddningsförstärkarens 184 utgång 192 och den inverterande ingången 226.The means for zero setting error compensation comprises control means for perform the functions shown in block 190. In principle, the control means drives switches A1, B, D, E, G1 and H1, so that a series of transmissions is generated in succession. charging and charging periods. During a start transfer period, the switches are A1, 452 516 26 - B and D closed and switches E, G1 and H1 open. With switch A1 closed 1ed5 verror to the non-inverting input of the charge amplifier 184, which is designed as an amplifier with a gain equal to 1. The switch B, which is closed during the transmission periods, forms a feedback connection between the output 192 of the charge amplifier 184 and the inverting input 226.

En första anslutning 228 till den temporära laddningskondensatorn 186 är också ansluten till den inverterande ingången 226. Omkopplaren D förbinder, när den är sluten, en andra anslutning 230 hos kondensatorn 186 till en jordpunkt. Sålunda uppträder under överföringsperioden Verror på förstärkarutgången 192 och lag- ras på den temporära laddningskondensatorn 186 tillsammans med laddningsför- stärkarens 184 nollinställningsfel för spänningen (VoffSet_Amp 184), Under en följande laddningsperiod öppnar styrorganet 190 omkopplarna A1, B och D och sluter omkopplarna E, G1 och H1. Detta medför, att kondensatorns 186 andra anslutning 230 frigörs från jordpunkten och ansluts till förstärkarutgång- en 192 i en andra återkopplingsslinga. Resultatet är, att en spänning -Verror uppträder på förstärkarutgången 192. Laddningsförstärkarens 184 inre nollin- ställningsfel för spänningen (V°ffset_Amp 184) upphävs av komponenten -V0ffSet_Amp 184, som är lika stor och har motsatt värde och avges till ut- gången 192 från kondensatorn 186. Den slutna omkopplaren G1 och den öppna om- kopplaren Al under laddningsperioden leder också spänningen Vcomp På kﬂﬁdeﬂ- Sät0Pﬂ C1 för nollinställningsfelet till laddningsförstärkarens 184 icke-in- verterade ingång. Med -Verror på laddningsförstärkarens utgång 192 och Vcomp på dess ingång (under laddningsperioden), uppstår en ström -Ierror genpm impe- dansen 224 och omkopplaren H1, som anpassar Vcomp i den riktning, som är nöd- vändig för att minska Verror under nästa överföringsperiod.A first connection 228 to the temporary charging capacitor 186 is also present connected to the inverting input 226. The switch D connects, when it is closed, a second connection 230 of the capacitor 186 to a ground point. Thus occurs during the transmission period Verror on amplifier output 192 and on the temporary charging capacitor 186 together with the charging amplifier 184 voltage zero setting error (VoffSet_Amp 184), During a subsequent charging period, the control means 190 opens the switches A1, B and D and closes switches E, G1 and H1. This causes the capacitor 186 second terminal 230 is released from the ground point and connected to the amplifier output a 192 in a second feedback loop. The result is, that a tension -Verror appears on the amplifier output 192. The internal zero of the charge amplifier 184 position error for voltage (V ° ffset_Amp 184) is canceled by the component -V0ffSet_Amp 184, which is the same size and has the opposite value and is output to 192 from the capacitor 186. The closed switch G1 and the open switch the coupler A1 during the charging period also conducts the voltage Vcomp On k ﬂﬁ de ﬂ- Set0P ﬂ C1 for the zero setting error to the charge amplifier 184 non-input verteed input. With -Verror on the charge amplifier output 192 and Vcomp at its input (during the charging period), a current -Ierror genpm impe- dance 224 and switch H1, which adjusts Vcomp in the direction required necessary to reduce Verror during the next transfer period.

Fig. 14 visar arbetssättet hos organet för nollinställningsfelkompensatio- nen under startförhållanden. Om det antas att spänningen VoffSet_Amp 70 repre- senterar spänningens nollinställningsfel mellan förstärkarens 70 ingångar och att laddningen på kondensatorn Cl (vcompl från början är noll, är Verror under den första överföringsperioden lika med V0ff5et_Amp 70. Under den föl- jande laddningsperioden kommer en spänning -Verror att uppträda på förstärka- rens utgång 192. En ström -Ierrør leds då till kondensatorn 186, vilket ökar Vcompzs värde. Spänningen Vcomp på kondensatorn Cl medger att förstärka- rens 70 nollinställningsfel i väsentlig grad minskas tills nästa överföringspe- rl0d. MOÉStåHÖElZS 224 OCll KODÖGIISâlZOPHS Cl Värden väljs, så att dg ger en ström -Ierror, som inte i betydande grad förändrar spänningen på kondensatorn Cl under en endå laddningsperiod. Kondensatorn C1 kommer därför inte att bli uppladdad till hela inställningsspänningen under de allra första överförings- och laddningscyklerna. När Vcomp närmar sig v0ffSet_Amp 70, piir Verror 452 516 27 - allt mindre- Till slut kommer Varm, att närma sig ett stabilt minimivarae, som är tillräckligt för att kompensera läckströmmar och andra transienta sig- naler, som finns i kretsen. Vid denna punkt är nollinställningsfelen väsentligen undanröjda.Fig. 14 shows the operation of the zero setting error compensation means. under starting conditions. Assuming that the voltage VoffSet_Amp 70 is centers the zero setting error of the voltage between the inputs 70 of the amplifier and that the charge on the capacitor Cl (vcompl is initially zero, is Verror during the first transmission period equal to V0ff5et_Amp 70. During the following during the charging period, a voltage -Verror will appear on the amplifier- output 192. A current -Ierrør is then led to the capacitor 186, which increases Vcompz's value. The voltage Vcomp on the capacitor C1 allows to amplify 70 reset error is significantly reduced until the next transmission rl0d. MOÉStåHÖElZS 224 OCll KODÖGIISâlZOPHS Cl Values are selected so that dg gives a current -Ierror, which does not significantly change the voltage of the capacitor Cl during an even charge period. The capacitor C1 will therefore not be charged to the entire setting voltage during the very first transmission and the charge cycles. When Vcomp approaches v0ffSet_Amp 70, piir Verror 452 516 27 - less and less- Finally, Warm, is approaching a stable minimum product, sufficient to compensate for leakage currents and other transient nals, which are present in the circuit. At this point, the zero setting errors are essential eliminated.

Följande överförings- och laddningsperioder kan antingen följa direkt ef- ter föregående överförings- och laddningsperioder eller vara åtskiljda av en tidsfördröjning. I den föredragna utföringsformen, vari ytterligare förstärkare kompenseras för nollinställningsfel med användning av samma nollinställnings- krets 182, är de överförings~ och laddningsperioder, som är förknippade med en förstärkare, åtskiljda av förutbestämda tidsintervall. Med hänvisning till fig. 14 visar nästa överföringsperiod en Verror, som är mindre såsom visas vid 222.Subsequent transfer and charge periods can either follow directly previous transfer and charge periods or be separated by a time delay. In the preferred embodiment, wherein additional amplifiers is compensated for reset errors using the same reset circuit 182, are the transfer and charge periods associated with a amplifiers, separated by predetermined time intervals. Referring to FIG. 14 shows the next transfer period a Verror which is smaller as shown at 222.

Såsom tidigare lagras verror först på kondensatorn 186 och uppträder sedan un- der följande laddningsperiod på laddningsförstärkarens utgång 192 som -Verror_ Under denna laddningsperiod adderas strömmen -Ierror till 1äCdﬂlﬂ9@ﬂ l kﬂﬂdeﬂ- Sätßfﬂ C1, vilket ytterligare minskar Ve,r°r:s storlek under nästa överfö- ringsperiod. Under följande cykler kommer Vcomp på kondensatorn Cl att närma sig det verkliga nollinställningsfelet för spänningen hos förstärkaren 70, vil- ket minskar Verror till approximativt noll.As before, verror is first stored on capacitor 186 and then occurs un- the following charging period at the output of the charge amplifier 192 as -Verror_ During this charging period, the current -Ierror is added to 1äCd ﬂ l ﬂ9 @ ﬂ l k ﬂﬂ de ﬂ- Sätßf ﬂ C1, which further reduces the size of Ve, r ° r during the next transfer. ring period. During the following cycles, Vcomp on the capacitor C1 will approach the actual zero setting error of the voltage of the amplifier 70, which ket reduces Verror to approximately zero.

Systemet för nollinställningsfelkompensation som beskrivits ovan med avse- ende på en förstärkare 70 kan likaledes nollinställningsfelkompensera ett fler- tal förstärkarelement. Fig. 15 visar den föredragna utföringsformen av ett sys- tem för nollinställningsfelkompensation, som används för att nollinställnings- felkompensera fem olika förstärkare. De fem förstärkare som skall nollinställ- ningsfelkompenseras av kompensationsorganet hos mätanordningen är följande: strömsignalförstärkaren 70, strömsignalens inverterande förstärkare 74, den första modulatorns integrerande förstärkare 46, omvandlarens integrerande för- stärkare 108 för avgivning av watt och omvandlarens integrerande förstärkare 180 för avgivning av VARS/Q. Var och en av förstärkarna liknar förstärkaren 70 som diskuterats i samband med fig. 13, genom det att de alla har inverterande ingångar med virtuell jord, till vilka en signal leds. Var och en av dessa för- stärkare är försedd med tillhörande minneselement för nollinställningsfelet, kondensatorerna cl _ 05. Förstärkarnas icke-inverterande ingångar är anslut- na till laddningsförstärkaren 184 i nollinställningskretsen 182 via tillhörande omkopplare A1 till A5, såsom visas i fig. 15. Omkopplarpar som är ekvivalenta med G1 och H1 i fig. 13, dvs G1 till G5 och H1 till H5, ansluter laddningsför- stärkaren 184 till motsvarande minneskondensator för nollinställningsfelet hos varje förstärkare.The zero-setting error compensation system described above with respect to on an amplifier 70 can likewise zero-setting error compensate a multiple speech amplifier elements. Fig. 15 shows the preferred embodiment of a system zero-fault error compensation system, which is used to reset the miscompensate five different amplifiers. The five amplifiers to be reset error is compensated by the compensation means of the measuring device is the following: the current signal amplifier 70, the current signal inverting amplifier 74, the the integrating amplifier 46 of the first modulator, the integrating amplifier of the converter amplifier 108 for delivering watts and the converter's integrating amplifier 180 for delivery of VARS / Q. Each of the amplifiers is similar to amplifier 70 discussed in connection with Fig. 13, in that they all have inverters virtual earth inputs, to which a signal is routed. Each of these amplifier is equipped with associated memory elements for the zero setting error, capacitors cl _ 05. The non-inverting inputs of the amplifiers are connected to the charge amplifier 184 in the zero setting circuit 182 via the associated switches A1 to A5, as shown in Fig. 15. Switch pairs that are equivalent with G1 and H1 in Fig. 13, i.e. G1 to G5 and H1 to H5, connect the charging the amplifier 184 to the corresponding memory capacitor for the reset error of each amplifier.

En enda nollinställningskrets 182 lagrar felspänningen och laddar minnes- kondensatorn för nollinställningsfelet hos varje förstärkare med hJä1P av de" 452 516 za -- operationsföljd, som beskrivs nedan. För klarhetens skull är kontrollkretsarna ej visade, vilka styr de olika omkopplarna, som visas i fig. 15. Ett vanligt styrorgan av någon lämplig typ kan användas för att styra omkopplarna i enlighet med det tidsdiagram, som visas i fig. 16. Styrorganet sluter först omkopplarna A1, B och D under en startöverföringsperiod för förstärkaren 70, öppnar sedan omkopplarna A1, D och B och sluter omkopplarna E, G1 och H1 under en laddnings- period. Styrorganet ger sedan ytterligare på varandra följande överförings- och laddningsperioder för var och en av de andra förstärkarna, som skall nollin- ställningsfelkompenseras. Efter förstärkarens 70 laddningsperiod börjar för- stärkarens 74 överföringsperiod, varvid styrorganet sluter omkopplarna A2, D och B och sedan öppnar dessa omkopplare och sluter omkopplarna E, G2 och H2 un- der följande laddningsperiod. För förstärkaren 46 sluts omkopplarna A3, B och D under överföringsperioden och omkopplarna E, G3 och H3 sluts under laddningspe- rioden. För förstärkaren 108 sluts omkopplarna A4, B och D under överföringspe- rioden och omkopplarna E, G4 och H4 sluts under laddningsperioden. Slutligen sluts för förstärkaren 180 omkopplarna A5, B och D under överföringsperioden och omkopplarna E, G5 och H5 sluts under laddningsperioden.A single reset circuit 182 stores the fault voltage and charges the memory the capacitor for the zero-setting error of each amplifier with hJä1P of the " 452 516 for - sequence of operations, as described below. For the sake of clarity, the control circuits are not shown, which control the various switches shown in Fig. 15. A common one control means of any suitable type may be used to control the switches accordingly with the time diagram shown in Fig. 16. The control means first closes the switches A1, B and D during a start transmission period for amplifier 70, then open switches A1, D and B and closes switches E, G1 and H1 during a charging period. The control means then provides additional successive transmission and charging periods for each of the other amplifiers, which shall be position error is compensated. After the charging period of the amplifier 70, the transmission period of the amplifier 74, the control means closing the switches A2, D and B and then open these switches and close the switches E, G2 and H2 the following charging period. For amplifier 46, switches A3, B and D are closed during the transfer period and the switches E, G3 and H3 are closed during the charging rioden. For amplifier 108, switches A4, B and D are closed during transmission the period and switches E, G4 and H4 are closed during the charging period. Finally closes for amplifier 180 switches A5, B and D during the transmission period and switches E, G5 and H5 close during the charging period.

Sedan en laddnings- och omkopplingsperiod har fullbordats för en förstär- kare, lämnas alla de omkopplare öppna, som är förknippade med förstärkaren, dvs omkopplarna A, G och H. Den laddning, som är lagrad på motsvarande minneskon- densator för nollinställningsfelet, kommer att kvarbli, tills styrorganet i följd alstrar en ny laddningsperiod förknippad med den kondensatorn. Fastän nå- gon laddningsurladdning kommer att inträffa, kommer fel beroende på spännings- felen i väsentlig grad minskas för var och en av förstärkarna. Styrorganets ar- betsfrekvens för att öppna och sluta omkopplarna, som är förknippade med organet för nollinställningsfelkompensationen, är ett konstruktionsval, men kan vara vä- sentligt långsammare än de klockor, som är förknippade med mätsystemet.After a charging and switching period has been completed for an amplification all the switches associated with the amplifier are left open, ie switches A, G and H. The charge stored on the corresponding memory con- densator for the zero setting error, will remain until the controller i consequently generates a new charging period associated with that capacitor. Although some charge discharge will occur, failure will occur due to voltage the errors are significantly reduced for each of the amplifiers. The governing body's bite frequency to open and close the switches associated with the device for the zero setting error compensation, is a design choice, but may be significantly slower than the clocks associated with the measuring system.

Det beskrivna systemet för nollinställningsfelkompensation kan användas för att korrigera nollinställningsfel i ett godtyckligt antal förstärkarelement, som är förknippade med ett mätsystem. En enda nollinställningskrets såsom kret- sen 182 kan i följd anslutas till upp till N förstärkarelement och till dessas förknippade minneselement under en följd av överförings- och laddningsperioder.The described system for zero setting error compensation can be used to correct zero setting errors in any number of amplifier elements, associated with a measurement system. A single zero-setting circuit such as the circuit sen 182 can be sequentially connected to up to N amplifier elements and to these associated memory elements during a sequence of transfer and charge periods.

Ett sådant system för nollinställningsfelkompensation är ekonomiskt och är idea- liskt väl lämpat för användning av integrerade CMOS-kretsar, där nollinställ- ningsfel kan utgöra problem.Such a zero-setting error compensation system is economical and is ideal well suited for the use of integrated CMOS circuits, where zero-setting errors can be a problem.

De N förstärkarelementen har vart och ett ett flertal ingångar. En första vald ingång till en sådan förstärkare är den ingång, som skall motta en kompen- sationsspänning avsedd för att korrigera Spänﬂíﬂgeﬂs "°1ll"Stäl1"l"95fe1° Det finns också N minneselement för nollställningsfelen såsom kondensatorer. Ett av 452 516 29 “ de N minneselementen för nollinställningsfelen är anslutet till den första valda ingången till vart och ett av de N förstärkarelementen. Minneselementen för nollinställningsfelen mottar kompensationsspänningar, som i betydande grad redu- cerar inställningsfelet på en annan ingång till det förstärkarelement, som det är anslutet till, varvid den andra ingången betecknas som den andra valda in- gången. En skillnad mellan kompensationsspänningen på minneselementet för noll- inställningsfelet och förstärkarelementets inställningsfel för spänningen är en felspänning, som uppträder på förstärkarelementets andra valda ingång. En noll- inställningskrets, såsom kretsen 182, finns också för effektmätningssystemet.The N amplifier elements each have a plurality of inputs. A first selected input to such an amplifier is the input which is to receive a compensation sation voltage intended to correct Voltage "í ﬂ give ﬂ s" ° 1ll "Set1" l "95fe1 ° It there are also N memory elements for the reset errors such as capacitors. One of 452 516 29 “ the N memory elements for the zero setting errors are connected to the first selected one the input to each of the N amplifier elements. The memory elements for the zero setting errors receive compensation voltages, which significantly reduce certs the setting error at another input to the amplifier element, as it is connected to, the second input being designated as the second selected input time. A difference between the compensation voltage on the memory element for zero the setting error and the setting error of the amplifier element for voltage are one fault voltage, which occurs at the second selected input of the amplifier element. A zero- setting circuit, such as circuit 182, is also available for the power measurement system.

Nollinställningskretsen kan i följd anslutas till vart och ett av de N förstär- karelementen och till de därmed förbunda minneselementen för nollinställnings- felen. I beskrivningen nedan betecknas det förstärkarelement, till vilket noll- ställningskretsen är ansluten, och innefattande dess tillhörande minneselement, som det utvalda förstärkarelementet. På samma sätt som i det ovan beskrivna sys- temet ansluts nollinställningskretsen först till det utvalda förstärkarelemen- tets andra ingång under en återkommande övergångsperiod. Nollställningskretsen ansluts sedan till minneselementet för nollinställningsfelet, vilket är förbun- det med det utvalda förstärkarelementet, under den återkommande laddningsperiod, som följer efter överföringsperioden. Ett styrsystem ansluter sedan nollinställ- ningskretsen i följd till de kvarvarande N förstärkarelementen för att förse vart och ett av förstärkarelementen med överförings- och laddningsperioder.The zero setting circuit can be sequentially connected to each of the N amplifiers. and the associated memory elements for the zero setting felen. In the description below, the amplifier element, to which zero the position circuit is connected, and including its associated memory elements, as the selected amplifier element. In the same way as in the system described above The zero setting circuit is first connected to the selected amplifier element. its second entry during a recurring transitional period. The reset circuit is then connected to the memory element for the zero setting error, which is connected that with the selected amplifier element, during the recurring charging period, following the transfer period. A control system then connects the reset circuit to the remaining N amplifier elements to supply each of the amplifier elements with transfer and charge periods.

Följden upprepas fortlöpande, varigenom alla förstärkarelement felinställnings- kompenseras och inställningsfelen i mätsystemet i allt väsentligt undanröjs.The sequence is repeated continuously, whereby all amplifier elements are misaligned. compensated and the setting errors in the measuring system are essentially eliminated.

Genom införlivandet av organet för nollinställningsfelkompensation som be- skrivits ovan utför mätanordningen enligt föreliggande uppfinning effektmätning med en hög grad av noggrannhet över ett vidsträckt dynamiskt område. Behovet av relativt dyrbara kalibrerade eller felfria förstärkare undanröjs, vilket gör mätanordningen relativt billig. Systemet ger fortlöpande parallella avläsningar av effekt i både watt och iVARS eller Q. Eftersom modulatorns utgångssignal från modulatorn 30 klockas precis vid det första intervallet, är det möjligt att ma- nipulera signalen med digital logik. Ett skiftregister kan lämpligen användas för att införa den tidsfördröjning, som är nödvändig för att ge en riktig fas- förskjutning för VARS- och Q-mätningarna. Genom att helt enkelt utvälja det lämpliga steget i skiftregistret, kan fördröjningen i den modulerade signalen anpassas, så att den önskade utgångssignalen alstras (VARS eller Q, 50 eller 60 Hz). Uppfinningen undanröjer sålunda behovet av inställda analoga fasförskjut- ningselement för att alstra den önskade spänningseftersläpningen. Eftersom ut- gångssignalen från modulatorn kan ledas både till en omvandlare för effekt och för VARS/Q, kan samtidiga avläsningar framställas med bara en enda modulator. 452 516 30 * Systemet ger dessutom digitala utsignaler för vardera polariteten hos den ef- fekt, som strömmar i ledningen. Det erhålls därför maximal information med en hög grad av noggrannhet på ett effektivt och ekonomiskt sätt.Through the incorporation of the zero-setting error compensation body written above, the measuring device according to the present invention performs power measurement with a high degree of accuracy over a wide dynamic range. The need of relatively expensive calibrated or faultless amplifiers are eliminated, which makes the measuring device is relatively inexpensive. The system provides continuous parallel readings of power in both watts and iVARS or Q. Because the modulator's output signal from the modulator 30 is clocked exactly at the first interval, it is possible to manipulate the signal with digital logic. A shift register can suitably be used to introduce the time delay necessary to provide a proper phase offset for the VARS and Q measurements. By simply selecting it appropriate step in the shift register, the delay in the modulated signal may occur is adjusted so that the desired output signal is generated (VARS or Q, 50 or 60 Hz). The invention thus eliminates the need for set analog phase shifts. elements to generate the desired voltage lag. Since the the output signal from the modulator can be routed to both a power converter and for VARS / Q, simultaneous readings can be produced with only a single modulator. 452 516 30 * The system also provides digital outputs for each polarity of the effect, which flows in the line. Therefore, maximum information is obtained with one high degree of accuracy in an efficient and economical way.

Fig. 17 visar en del av en modulator enligt ett alternativt utförande, som är något enklare till sin konstruktion än modulatorn 30, som visas i fig. 2. En- ligt denna utföringsform är en kondensator 44 ansluten mellan den summerande hopkopplingspunkten 36 och jordpunkten. Kondensatorn 44 fungerar som modulatorns integrator. Komparatorns 50 inverterande ingång är också ansluten till hopkopp- lingspunkten 36 medan dess icke-inverterande ingång är ansluten till jord. Kom- paratorn 50 alstrar en styrsignal som svar på spänningsförändringar i hopkopp- lingspunkten 36, vilken signal är kopplad till en bistabil krets 52. Kretsen 52 används för att styra ett par omkopplare, som ger en återkopplingssignal till hopkopplingspunkten 36 såsom beskrivs nedan.Fig. 17 shows a part of a modulator according to an alternative embodiment, which is slightly simpler in construction than the modulator 30 shown in Fig. 2. In this embodiment, a capacitor 44 is connected between the summing the connection point 36 and the ground point. Capacitor 44 acts as modulator integrator. The inverting input of the comparator 50 is also connected to the interconnect 36 while its non-inverting input is connected to ground. Kom- the operator 50 generates a control signal in response to voltage changes in the interconnect 36, which signal is connected to a bistable circuit 52. The circuit 52 is used to control a pair of switches, which provide another feedback signal connection point 36 as described below.

Fig. 18 visar flera av de signaler, som alstras av modulatorn i fig. 17.Fig. 18 shows several of the signals generated by the modulator in Fig. 17.

Iﬂ9åﬂ9S$l9ﬂä1@ﬂ VL visas i fig. 18a. Vid användning för växelspänningsmät- ningar är VL naturligtvis sinusformad. Från början antas omkopplaren 58 vara sluten och en negativ referensström leds till den Summerande hopkopplingspunkten 36 via motståndet 40. V1-:s och motståndets 40 värden väljs, så att de ger en ström IF, som är i stor i förhållande till ingångssignalen IA1. Idiff kommer därför att ha ett negativt nettovärde, varvid ström tas från kondensa- torn 44. Följaktligen avtar den integrerade differensspänningssignalen från början såsom visas i fig. 18c.In ﬂ9 å ﬂ9 S $ l9 ﬂ ä1 @ ﬂ VL is shown in Fig. 18a. When used for AC voltage measurement VL is of course sinusoidal. From the beginning, the switch 58 is assumed to be closed and a negative reference current is routed to the Summing Connection Point 36 via the resistor 40. The values of the V1 and the resistor 40 are selected so that they give one current IF, which is large in relation to the input signal IA1. Idiff will therefore have a negative net value, taking current from the condensate tower 44. Consequently, the integrated differential voltage signal decreases from beginning as shown in Fig. 18c.

Klockan 56 avger signaler, som visas i fig. l8b. Den bistabila kretsen 52 klockas på framflanken till varje uppåtgående puls. Vid klockpulsen a har den integrerade differenssignalen i fig. 18c ännu inte passerat komparatorns 50 tröskelnivå, vilket medför att Q förblir på låg nivå och Q på hög nivå och att skillnadssignalen fortsätter att integreras nedåt. Eftersom differenssignalen leds till komparatorns 50 inverterande ingång, omkopplas komparatorns utgångs- signal från låg till hög nivå, när signalen passerar tröskelnivån. Styrsignalen, som visas i fig. 18d, representerar utgångssignalen från komparatorn 50. Följd- aktligen förändrar vid klockpulsen b den bistabila kretsens 52 tillstånd och Q går från låg till hög nivå. När Q blir hög, antar Q låg nivå och omkopplaren 60 sluts och omkopplaren 58 öppnas. En positiv referenssignal leds då till den sum- merande hopkopplingspunkten 36, vilket får integralen av Idiff ötï Ökﬂ tills nästa klockpuls vid c. Mellan klockpulserna b och c passerar den integrerade signalen åter komparatorns 50 tröskelnivå, vilket får den första styrsignalen att anta låg nivå. Q antar då lågt värde vid nästa klockpuls, vilket medför att referenssignalen, som leds till den summerande hopkopplingspunkten 36, åter blir negativ. När VL ökar, förändras differenssignalens lutning och dess värde 452 516 31 -Å minskar, tills den åter passerar tröskelnivån. Q förblir på låg nivå, tills en förändring i den första styrsignalen upptäcks vid klockpulsen f. Q antar då högt värde och omkopplar åter referenssignalen från negativt till positivt värde.The clock 56 emits signals, as shown in Fig. 18b. The bistable circuit 52 clocked on the leading edge of each upward pulse. At the clock pulse a has it integrated difference signal in Fig. 18c has not yet passed the comparator 50 threshold level, which means that Q remains at a low level and Q at a high level and that the difference signal continues to be integrated downwards. Because the difference signal is led to the inverting input of the comparator 50, the output of the comparator is switched signal from low to high level, when the signal exceeds the threshold level. The control signal, shown in Fig. 18d, represents the output signal from the comparator 50. actually at the clock pulse b changes the state of the bistable circuit 52 and Q goes from low to high level. When Q becomes high, Q assumes low level and switch 60 closes and switch 58 opens. A positive reference signal is then routed to the sum more connecting point 36, which gets the integral of Idiff ötï Ök Ö until the next clock pulse at c. Between the clock pulses b and c passes the integrated the signal returns the threshold level of the comparator 50, which receives the first control signal to assume low level. Q then assumes a low value at the next clock pulse, which means that the reference signal, which is routed to the summing interconnection point 36, again becomes negative. As the VL increases, the slope of the difference signal changes and its value 452 516 31 -Å decreases, until it again passes the threshold level. Q remains at a low level, until one change in the first control signal is detected at the clock pulse f. Q then assumes high value and again switches the reference signal from negative to positive value.

Den ovan beskrivna kretsen och metoden fungerar som en delta-minus-sigma- omvandlare, i vilken bara skillnaden mellan ingångssignalen och referenssignalen integreras och mäts. Kretsen bibehåller alltid den integrerade differenssignalen i läget kring komparatorns 50 tröskelnivå. Den bistabila kretsens 52 Q-utgångs- signal väljs som den första utgångssignalen, vilken tidsmässigt har en genoms- nittlig nivå eller amplitud, som är proportionell mot VL;5 Storiek, Fig. 19 visar en modulatorkrets såsom i fig. 17, som innefattar ett alter- nativt system för nollställningsfelkompensation. Enligt detta utförande är kom- paratorn 50, som är ett operationsförstärkarelement, försedd med kompensations- organ för att väsentligen undanröja varje inställningsfel, som resulterar från ett inställningsfel för spänningen mellan förstärkarens ingångar 306 och 308.The circuit and method described above function as a delta-minus sigma. converter, in which only the difference between the input signal and the reference signal integrated and measured. The circuit always maintains the integrated difference signal in the position around the threshold level of the comparator 50. The 52 Q output of the bistable circuit 52 signal is selected as the first output signal, which in time has a throughput average level or amplitude proportional to VL; Fig. 19 shows a modulator circuit as in Fig. 17, which comprises an alternator native system for zero fault compensation. According to this embodiment, the operator 50, which is an operational amplifier element, provided with compensation means for substantially eliminating any setting error resulting from a setting error for the voltage between the amplifier inputs 306 and 308.

Som beskrivits ovan definieras spänningens inställningsfel allmänt som den spän- ning, som erfordras mellan en förstärkares ingångar för att ge en utsignal av värdet noll. I det ideala fallet är spänningens inställningsfel noll, men i de flesta reella operationsförstärkare finns vanligen ett inställningsfel av okänt värde. Enligt föreliggande uppfinning är ett första minneslement, såsom en kon- densator 302, anslutet till en av förstärkarens ingångar, och en inställnings- spänning, som väsentligen är lika stor som inställningsfelet för spänningen hos förstärkaren, lagras på minneselementet för att kompensera spänningens inställ- ningsfel. I det exempel, som visas i fig. 19, är kondensatorn 302 belägen i den elektriska ledningen mellan den summerande hopkopplingspunkten 36 och förstärka- rens inverterande ingång 306. Det inses, att kondensatorn 302 liksom kondensa- torn 44 och de andra minneselement som används i utföringsformerna nedan, repre- senterar en typ av minneselement som kan användas, och att andra typer kretsele- ment, såsom register med DA-omvandlare och liknande, kan användas som de olika minneselementen i föreliggande uppfinning.As described above, the setting error of the voltage is generally defined as the voltage required between the inputs of an amplifier to provide an output signal of value zero. In the ideal case, the voltage setting error is zero, but in those most real operational amplifiers usually have a setting error of unknown value. According to the present invention, a first memory element, such as a con- capacitor 302, connected to one of the inputs of the amplifier, and a setting voltage, which is substantially equal to the setting error of the voltage of amplifier, is stored on the memory element to compensate for the voltage setting error. In the example shown in Fig. 19, the capacitor 302 is located in it the electrical line between the summing connection point 36 and the amplifier It is understood that the capacitor 302 as well as the capacitor tower 44 and the other memory elements used in the embodiments below, centers a type of memory element that can be used, and that other types of circuit elements, such as registers with DA converters and the like, can be used as the different ones the memory elements of the present invention.

Systemet för nollinställningsfelkompensation innefattar också en återkopp- lingsslinga 300, som med återkommande intervall ansluts omkring förstärkaren 50 mellan den inverterande ingången 306 och förstärkarens utgång via en omkopplare C. När omkopplaren C är sluten, uppträder spänningens inställningsfel med låg impedans på ingången 306. För att lagra den spänning, som alstras av återkopp- lingsslingan på kondensatorn 302, finns omkopplare A och B, som bryter förbin- delsen mellan kondensatorns ena anslutning och den summerande hopkopplingspuuk- ten 36 och förbinder den med en gemensam jordpunkt 305. _ Drganet för att styra systemet för nollinställningsfelkompensation i fig. 19 är en klocka 56, och fig. 20 visar styrfunktionen. Den bistabila kretsen 52 452 516 32 klockar på framflanken till varje klockcykel, såsom anges med pilarna 312. Var- je uppåtgående puls representerar en klockpuls. Precis när klocksignalen börjar att gå från låg nivå till hög nivå, är omkopplarna B och C öppna och omkopplaren A sluten, vilket innebär att återkopplingsslingan kring förstärkaren 50 inte är inkopplad och att kondensatorn 302 är ansluten till den summerande hopkopplings- punkten 36. Så snart som klockpulsen börjar, kopplas omkopplarna B och C på och omkopplaren A kopplas från, vilket inkopplar återkopplingsslingan kring förstär- karen och ansluter kondensatorns 302 ena anslutning till jordpunkten. Under den- na period, som benämns nollinställningsperioden, uppträder förstärkarens 50 nollinställningsfel för spänningen +V°ffSet på ingången 305, Eftersom k0n¿en- satorn 302 är ansluten mellan ingången 306 och jord, lagras spänningen +V0ffSet på kondensatorn. Under den sista hälften av varje klockcykel, som be- nämns mätperioden, kopplas omkopplarna B och C åter från och omkopplaren A kopp- las på. Med den icke-inverterande ingången 308 ansluten till jord är felet på den inverterande ingången 306 det negativa värdet av spänningsfelet -Voffset.The zero-setting error compensation system also includes a feedback loop 300, which is connected at recurring intervals around the amplifier 50 between the inverting input 306 and the output of the amplifier via a switch C. When switch C is closed, the voltage setting error occurs with low impedance at input 306. To store the voltage generated by feedback switching loop on capacitor 302, there are switches A and B which disconnect the connection between one connection of the capacitor and the summing interconnection 36 and connects it to a common ground point 305. _ The means for controlling the zero setting error compensation system of FIG. 19 is a clock 56, and Fig. 20 shows the control function. The bistable circuit 52 452 516 32 clocks on the leading edge of each clock cycle, as indicated by arrows 312. the upward pulse represents a clock pulse. Just when the clock signal starts to go from low level to high level, switches B and C are open and the switch A is closed, which means that the feedback loop around the amplifier 50 is not connected and that the capacitor 302 is connected to the summing interconnection point 36. As soon as the clock pulse starts, switches B and C are switched on and off switch A is disconnected, which engages the feedback loop around the amplifier. and connects one connection of the capacitor 302 to the ground point. Under it- period, called the zero-setting period, the amplifier's 50 appears zero setting error for voltage + V ° ffSet at input 305, Since k0n¿en- satator 302 is connected between the input 306 and ground, the voltage is stored + V0ffSet on the capacitor. During the last half of each clock cycle, which is If the measurement period is mentioned, switches B and C are switched off again and switch A is switched on. read on. With the non-inverting input 308 connected to ground, the fault is on the inverting input 306 the negative value of the voltage error -Voffset.

Följdaktligen är den signal, som jämförs med komparatorns 50 tröskelnivå, när A är sluten och B och C är öppna, spänningen vid hopkopplingspunkten 306, dvs den integrerade differenssignalen plus Voffset plus -Voffset. Komparatorns 50 nollinställningsfel för spänningen upphävs därför, och det fel, som detta annars skulle ge vid tröskelmätningen, undanröjs i allt väsentligt.Consequently, the signal compared with the threshold level of the comparator 50 is when A is closed and B and C are open, the voltage at the connection point 306, i.e. the integrated difference signal plus Voffset plus -Voffset. Comparator 50 zero setting error for the voltage is therefore canceled, and the error, as this otherwise would give at the threshold measurement, eliminated in all essentials.

Ett annat utförande av en modulator, som utnyttjar ett system för nollin- ställningsfelkompensation, visas i fig. 21. Enligt detta utförande har mätorgan 298 första och andra förstärkarelement 328 resp 336, som fungerar som kompara- torer och växelvis ansluts mellan den sumerande hopkopplingspunkten 36 och den bistabila kretsen 52. Den första förstärkaren 328 är försedd med en inkopplings- bar återkopplingsslinga 324, som förbinder utgången 330 med den inverterande in- gången 326 via omkopplaren D. Ett första minneselement i form av en kondensator 316 är anslutet i den elektriska ledningen mellan den summerande hopkopplings- punkten 36 och den inverterande ingången 320 via omkopplaren E. En ledning finns mellan kondensatorns 316 ena anslutning 318 och jord via omkopplaren F. Det and- ra förstärkarelementet 336 innefattar också en inkopplingsbar återkopplings- slinga 332, som förbinder utgången 338 och den inverterande ingången 334 via om- kopplaren G, och ett minneselement, såsom en kondensator 320, finns i den elekt- riska ledningen mellan den inverterande ingången 334 och den summerande hopkopp- lingspunkten 36 via omkopplaren H. En anslutning finns via omkopplaren J mellan kondensatorns 320 ena anslutning 322 och jord.Another embodiment of a modulator, which utilizes a system for zero position error compensation, is shown in Fig. 21. According to this embodiment, measuring means 298 first and second amplifier elements 328 and 336, respectively, which act as comparators. and alternately connected between the summing interconnection point 36 and the bistable circuit 52. The first amplifier 328 is provided with a connection feedback loop 324, which connects the output 330 to the inverting inverter time 326 via switch D. A first memory element in the form of a capacitor 316 is connected in the electrical line between the summing interconnection point 36 and the inverting input 320 via switch E. There is a wire between one terminal 318 of the capacitor 316 and ground via the switch F. The second The amplifier element 336 also includes a connectable feedback circuit. loop 332, which connects the output 338 and the inverting input 334 via coupler G, and a memory element, such as a capacitor 320, is located in the risk line between the inverting input 334 and the summing interconnect connection point 36 via switch H. A connection is made via switch J between one terminal 322 of the capacitor 320 and ground.

Utförandet enligt fig. 21 är konstruerat för att ge två parallella noll- inställningskompenserade komparatorkretsar för att mäta den integrerade diffe- renssignalen vid den summerande hopkopplingspunkten 36. När omkopplarna E och K 33 452 516 är slutna, avger det första förstärkarelementet den första styrsignalen till den bistabila kretsen 52, och när omkopplarna H och L är slutna, avger det andra förstärkarelementet 336 den första styrsignalen till den bistabila kretsen 52.The embodiment of Fig. 21 is designed to give two parallel zeros. setting compensated comparator circuits to measure the integrated differential the clearing signal at the summing interconnection point 36. When the switches E and K 33 452 516 are closed, the first amplifier element outputs the first control signal to it bistable circuit 52, and when switches H and L are closed, the other emits the other the amplifier element 336 the first control signal to the bistable circuit 52.

Genom att sluta omkopplarna E, G, J och K och öppna omkopplarna D, F, H och L, är det första förstärkarelementet 328 i mättillstånd och avger styrsignalen till den bistabila kretsen 52, och det andra förstärkarelementet 336 är i ett nollin- ställningstillstånd, i vilket förstärkarelementets 336 nollinställningsfel för spänningen lagras på kondensatorn 320. Lagring av Voffset på kondensatorerna 316 och 320 åstadkomes på exakt samma sätt som för förstärkarelementet 50 och kondensatorn 302 i utförandet i fig. 19. Genom att omkasta läget hos alla om- kopplarna, dvs sluta omkopplarna D, F, H och L och öppna omkopplarna E, G, J och K, antar förstärkaren 328 nollinställningstillstånd och förstärkaren 336 mättillstånd, i vilket den integrerade differenssignalen vid den summerande hop- kopplingspunkten 336 avges till den inverterande ingången 334 via kondensatorn 320, varigenom den kompenseras för förstärkarens 336 nollinställningsfel för spänningen och ger en felfri första styrsignal till den bistabila kretsens 52 D- ingång.By closing the switches E, G, J and K and opening the switches D, F, H and L, is the first amplifier element 328 in the measurement state and outputs the control signal to the bistable circuit 52, and the second amplifier element 336 is in a zero line. position state, in which the zero element error of the amplifier element 336 for the voltage is stored on the capacitor 320. Storage of the Voffset on the capacitors 316 and 320 are provided in exactly the same manner as for the amplifier element 50 and the capacitor 302 in the embodiment of Fig. 19. By reversing the position of all switches, ie close switches D, F, H and L and open switches E, G, J and K, the amplifier 328 assumes a zero setting state and the amplifier 336 measurement state, in which the integrated difference signal at the summing the connection point 336 is supplied to the inverting input 334 via the capacitor 320, thereby compensating for the zero setting error of the amplifier 336 for voltage and provides an error-free first control signal to the bistable circuit 52 D- entrance.

En fördel hos utförandet, som visas i fig. 21, jämfört med det som visas i fig. 19, är att en nollinställningsfelkompenserad förstärkare i mättillstånd är tillgänglig vid alla tidpunkter. Dessutom inträffar omkoppling mellan mät- och nollinställningstillstånd i utförandet enligt fig. 19 vid klockans 56 klockfrek- vens. Om provtagningsfrekvensen, som den bestäms av klockans 56 frekvens, är tillräckligt hög, kommer förstärkarelementen, som fungerar som komperatorer, in- te att kunna stabiliseras efter varje nollinställningsperiod och fel kommer att införas. Utförandet i fig. 21, som använder vanlig styrlogik för att driva om- kopplarna D, E, F, G, H, J och L, vilka representeras av elementet 340, kan drivas vid en frekvens, som är skild från klockans 56. En vanlig frekvensdel- ningskrets kan t ex användas för att minska styroperationernas frekvens.An advantage of the embodiment shown in Fig. 21 over that shown in Figs Fig. 19, is that a zero setting error compensated amplifier in measurement condition is available at all times. In addition, switching between measuring and zero setting condition in the embodiment according to Fig. 19 at the clock frequency of vens. If the sampling frequency, as determined by the frequency of the clock 56, is high enough, the amplifier elements, which act as comparators, will be tea to be able to stabilize after each reset period and errors will introduced. The embodiment of Fig. 21, which uses common control logic to drive the couplers D, E, F, G, H, J and L, which are represented by the element 340, can operated at a frequency different from that of the clock. circuit can be used, for example, to reduce the frequency of control operations.

För att säkerställa att tillräcklig tid finns för att förstärkarna i utfö- randet i fig. 21 skall stabiliseras efter varje nollinställningsperiod, utsträc- ker styrlogiken 340, som fungerar som styrorgan för att driva omkopplarna D, E, F, G, H, J, K och L, mätperioden för varje förstärkarelement, vilket medger tid för stabilisering. Fig. 22 visar tidsschemat för styrning av omkopplarna D, E, F, G, H, J, K och L med hjälp av styrlogiken 340. Dmkopplarna K och L, som an- sluter utgångarna från det första resp det andra förstärkarelementet till den bistabila kretsen 52, drivs ej i fas i förhållande till varandra. Omkopplaren K är i påläge under halva tiden och i frånläge under halva tiden och omkopplaren L är i frånläge, när K är i påläge, och omvänt. Utöver att styra de omkopplare. som ansluter förstärkarna till den bistabila kretsen 52, styr styrlogiken 340 452 _516 34 också de omkopplare, som bestämmer förstärkarnas 328 och 336 nollinställnings- och mätperioder. Omkopplarna D, E och F fungerar så, att de inkopplar en åter- kopplingsslinga kring förstärkaren 328 och ansluter kondensatorns 316 ena an- slutning till jord på exakt samma sätt som i utförandet i fig. 19. Omkopplarna G, H och J utför samma funktion för förstärkaren 336. Som kan ses i fig. 22 är vardera förstärkarelementets nollställnings- och mätperioder inte av sama var- aktighet. Den första förstärkarens 328 nollställningsperiod börjar exempelvis, när omkopplaren K kopplas från, och slutar, innan omkopplaren K åter kopplas på.To ensure that there is sufficient time for the amplifiers in the Fig. 21 shall be stabilized after each zero setting period, extending controls the logic 340, which acts as a control means for driving the switches D, E, F, G, H, J, K and L, the measurement period for each amplifier element, which allows time for stabilization. Fig. 22 shows the timing diagram for controlling the switches D, E, F, G, H, J, K and L by means of the control logic 340. The dm switches K and L, which are closes the outputs of the first and the second amplifier element to it bistable circuit 52, are not operated in phase with each other. The switch K is in the on position during the half time and in the off position during the half time and the switch L is off, when K is on, and vice versa. In addition to controlling the switches. which connects the amplifiers to the bistable circuit 52, controls the control logic 340 452 _516 34 also the switches which determine the zero setting of amplifiers 328 and 336 and measurement periods. Switches D, E and F operate so that they switch on a return coupling loop around the amplifier 328 and connects one end of the capacitor 316 grounding in exactly the same way as in the embodiment in Fig. 19. The switches G, H and J perform the same function for the amplifier 336. As can be seen in Fig. 22 is each reset and measurement periods of the amplifier element are not of the same agility. For example, the reset period of the first amplifier 328 begins, when switch K is switched off, and stops, before switch K is switched on again.

På liknande sätt börjar den andra förstärkarens 336 nollinställningsperiod, när omkopplaren L kopplas från, och slutar, innan omkopplaren L åter kopplas på.Similarly, the zero amplification period of the second amplifier 336 begins, when switch L is switched off, and stops, before switch L is switched on again.

Följdaktligen är varje förstärkares nollinställningsperiod kortare än mätperio- den och skillnaden är ett förutbestämt intervall. Detta är avsett att möjliggöra en stabiliseringstid för förstärkarna, innan de åter blir anslutna till den bi- stabila kretsen 52.Consequently, the zero setting period of each amplifier is shorter than the measurement period. it and the difference is a predetermined range. This is intended to enable a stabilization time for the amplifiers, before they are reconnected to the secondary stable circuit 52.

Det bör observeras att, förutom att medge extra tid för förstärkarstabili- sering innan antingen den första eller den andra förstärkaren ansluts till den bistabila kretsen, fungerar styrlogiken 340 i sig själv långsammare än klockan 56. Som kan ses i fig. 22 drivs klocksignalen, som inte ritad i riktig skala, med en väsentligt högre frekvens än någon av omkopplarna i fig. 21. Styrlogiken 340 innefattar företrädesevis en frekvensdelningskrets för detta ändamål. Utfö- randet, som visas i fig. 21, kan sålunda använda en klocka av relativt hög frek- vens, t ex 10 kHz, för att medge en ofta återkommande provtagning på mätvärdet och för en relativt hög upplösning, medan nollinställningen och kompensationen av förstärkarelementen sker vid en tillräckligt låg frekvens för att minimera de fel, som beror på ett långsamt förstärkarsvar.It should be noted that, in addition to allowing extra time for amplifier stability, before either the first or the second amplifier is connected to it bistable circuit, the control logic 340 in itself operates more slowly than the clock 56. As can be seen in Fig. 22, the clock signal, which is not drawn to the correct scale, is driven. with a significantly higher frequency than any of the switches in Fig. 21. The control logic 340 preferably includes a frequency division circuit for this purpose. Execute The device shown in Fig. 21 can thus use a clock of relatively high frequency. vens, eg 10 kHz, to allow a frequent recurrence of the measured value and for a relatively high resolution, while the zero setting and the compensation of the amplifier elements occurs at a sufficiently low frequency to minimize them error, which is due to a slow amplifier response.

Den metod, som utförs av anordníngen i fig. 21, innefattar ett ytterligare steg i mätsteget för att koppla om mellan de första och andra förstärkarelemen- ten 328 resp 336. Kompensationssteget innefattar mätning med det första förstär- karelementet och nollinställning av det andra förstärkarelementet och sedan mät- ning med det andra förstärkarelementet och nollinställning av den andra förstär- karelementet i en kontinuerlig följd, så att åtminstone ett av de felinställ- ningskompenserade förstärkarelementen vid alla tidpunkter är anslutet till den summerande hopkopplingspunkten. I metodens föredragna utföringsform är nollin- ställnings- och mätperioderna olika och företrädesvis långsammare än klockinter- vallen. Dessutom är nollinställningsperioderna kortare än mätperioderna för var- je förstärkarelement i enlighet med tidsdiagrammet i fig. 22. Ett förstärkarele- ments mätperiod påbörjas före slutet av det andra förstärkarelementets mätperi- od, så att varje fel elimineras, som beror på ett långsamt komparatorsvar från det första förstärkarelementet, när detta från början omkopplas från nollin- 35 452 516 _ _ ställning till mätning.The method performed by the device of Fig. 21 includes a further one step in the measuring step to switch between the first and second amplifier elements. 328 and 336, respectively. The compensation step comprises measuring with the first amplifier. and zero setting of the second amplifier element and then measuring with the second amplifier element and resetting the second amplifier the vessel element in a continuous sequence, so that at least one of the compensated amplifier elements are connected to it at all times summing the connection point. In the preferred embodiment of the method, zero position and measurement periods are different and preferably slower than the clock interval. vallen. In addition, the zero setting periods are shorter than the measurement periods for each amplifier element in accordance with the timing diagram of Fig. 22. An amplifier element measuring period begins before the end of the measuring period of the second amplifier element od, so that each error is eliminated, which is due to a slow comparator response from the first amplifier element, when this is initially switched from zero 35 452 516 _ _ position for measurement.

Vid drift av anordningen i fig. 21 fås det resultat, som visas i fig. 18. om det antas, att VL är såsom visas i fig. 18a, är den integrerade differens- signalen, som uppträder vid den summerande hopkopplingspunkten 36, den som visas i fig 18c. Både den första styrsignalen i fig. 18d och Q-utgångssignalen i fig. 18e är opåverkade av det periodiska drivsättet och de cykliska nollställnings- och mätperioderna för förstärkarna 328 och 336. Utförandet i fig. 21 ger en större noggrannhet vid högre klockfrekvenser men är annars funktionellt iden- tiskt med utförandet i fig. 19.When operating the device in Fig. 21, the result shown in Fig. 18 is obtained. assuming that VL is as shown in Fig. 18a, the integrated differential is the signal appearing at the summing interconnect point 36, the one shown in Fig. 18c. Both the first control signal in Fig. 18d and the Q output signal in Figs. 18e are unaffected by the periodic drive mode and the cyclic zeroing and the measurement periods of amplifiers 328 and 336. The embodiment of Fig. 21 provides a greater accuracy at higher clock frequencies but is otherwise functionally identical with the embodiment in Fig. 19.

Modulatorn 30, som används i mätanordningen i fig. 1, avger således modu- lerade utgångssignaler, som anger ingångssignalens polaritet. Med hänvisning nu till fig. 23 visas ett alternativt utförande av modulatorn, som ger sådana ut- gångssignaler. Ingångssignalen IA1 avges till en summerande hopkopplingspunkt 36 via ett motstånd 38. En av de två referenssignalerna, som företrädesvis är av lika storlek och av motsatt polaritet, avges också till den summerande hopkopp- lingspunkten via motståndet 4D. Referensspänningarna V1- och Vl+ är anslutna till den summerande hopkopplingspunkten via ett par omkopplare 58 resp 60, som styrs av modulatorns utgångssignal. De momentana skillnaderna mellan ingångs- strömmen IA1 och återkopplingsstömmen IF i hopkopplingspunkten 36 leds till en integrator, som alstrar en växande eller avtagande rampspänning. Den integre- rade signalen jämförs sedan med en tröskelnivå med hjälp av en komparator 50, som avger en styrsignal, som anger om integratorns utgångssignal är över eller under tröskelnivån. Utgångssignalen från komparatorn 50 avges till en bistabil krets såsom en vippa 52.The modulator 30 used in the measuring device of Fig. 1 thus outputs the modulator. output signals, which indicate the polarity of the input signal. With reference now Fig. 23 shows an alternative embodiment of the modulator, which provides such gait signals. The input signal IA1 is output to a summing interconnection point 36 via a resistor 38. One of the two reference signals, which is preferably off equal size and of opposite polarity, is also given to the summing interconnect via the resistor 4D. The reference voltages V1- and Vl + are connected to the summing connection point via a pair of switches 58 and 60, respectively, which is controlled by the output signal of the modulator. The instantaneous differences between the input the current IA1 and the feedback current IF at the interconnection point 36 are routed to an integrator, which generates a growing or decreasing ramp voltage. The integrated the signal is then compared to a threshold level by means of a comparator 50, which emits a control signal, which indicates whether the integrator's output signal is over or below the threshold level. The output signal from the comparator 50 is output to a bistable circuit such as a rocker 52.

Den bistabila kretsen ändrar tillstånd bara vid förutbestämda klockinter- vall, som bestäms av klockan 56. När den integrerade signalen passerar kompara- torns 50 tröskelnivå, växlar den bistabila kretsens 52 utgångar tillstånd vid nästa klockpuls. Den bistabila kretsens 52 Q-utgångssignal, som är den första modulerade signalen enligt föreliggande uppfinning, styr omkopplaren 60, som an- sluter den positiva referensspänningen Vl+ till den summerande hopkopplingspunk- ten 36. Q-utgångssignalen, som alltid är inversen till Q-utgångssignalen, driver omkopplaren 58, som ansluter den negativa referensspänningen V1- till den summe- rande hopkopplingspunkten 36. Omkopplarna 58 och 50 drivs alltid växelvis, vil- ket innebär att den ena eller den andra av referenssignalerna alltid leds till den summerande hopkopplingspunkten 36.The bistable circuit changes state only at predetermined clock intervals determined by the clock 56. When the integrated signal passes the tower 50 threshold level, the outputs of the bistable circuit 52 change state at next clock pulse. The bistable circuit 52 Q output signal, which is the first modulated signal according to the present invention, controls the switch 60, which is used the positive reference voltage V1 + connects to the summing interconnection point 36. The Q output signal, which is always the inverse of the Q output signal, drives switch 58, which connects the negative reference voltage V1- to the sum- switching point 36. Switches 58 and 50 are always operated alternately, This means that one or the other of the reference signals is always routed to the summing connection point 36.

Den bistabila kretsens Q-utgång är ansluten till D-ingången till en andra bistabil krets 53 och båda mottar klocksignaler från samma klocka 56. På grund av fördröjning i grindarna följer alltid förändringar i den bistabila kretsens 53 Q-utgångssignal efter förändringar i den bistabila kretsens 52 Q-utgångssig- 452516 36 _ nal, varvid fördröjningen är en klockpuls. En OCH-grind 350 finns också, som mottar de båda bistabila kretsarna 52 och 53 Q-utgångssignaler liksom en klock- signal från klockan 56. OCH-grinden fungerar som organ för att avge en första digital signal, som är proportionell mot ingångssignalens storlek av den ena po- lariteten. ' Fig. 24 visar de ovan beskrivna kretselementens funktion. Om det i illust- rativt syfte antas, att spänningen som leds till hopkopplingspunkten 32 till mo- dulatorn enligt det alternativa utförandet, är den som avbildas i fig. 24a, om- vandlas signalen till en första modulerad signal på den bistabila kretsens 52 Q- utgång på det ovan beskrivna sättet. Den bistabila kretsen 52 Q-utgångssignal antas vara den som visas i fig. 24d. Klockans 56 utgångssignal visas i 24b. Ut- gångssignalen från den andra bistabila kretsens 53 benämns “fördröjd Q-signal" och avbildas i fig. 24e. Den fördröjda Q-signalen är i allt väsentligt lik Q- signalen, men fördröjd i tiden ett klockintervall. Föreliggande uppfinning kom- binerar Q-signalen, den fördröjda Q-signalen och en klocksignal i en OCH-grind 350 (se fig. 23).The Q output of the bistable circuit is connected to the D input of a second bistable circuit 53 and both receive clock signals from the same clock 56. Due of delay in the gates always follow changes in the bistable circuit 53 Q output signal after changes in the bistable circuit 52 Q output signal 452516 36 _ nal, the delay being a clock pulse. An AND gate 350 is also available, as the two bistable circuits 52 and 53 receive Q output signals as well as a clock signal from the clock 56. The AND gate acts as a means for emitting a first digital signal, which is proportional to the size of the input signal by one larity. ' Fig. 24 shows the function of the circuit elements described above. If in the illustration rative purpose, it is assumed that the voltage conducted to the connection point 32 to the the modulator according to the alternative embodiment, the one depicted in Fig. 24a is the signal is converted to a first modulated signal on the bistable circuit 52 Q- output in the manner described above. The bistable circuit 52 Q output signal assumed to be the one shown in Fig. 24d. The output signal of the clock 56 is displayed in 24b. Out- the operating signal from the second bistable circuit 53 is called the "delayed Q signal". and is depicted in Fig. 24e. The delayed Q signal is substantially equal to the Q signal, but delayed in time a clock interval. The present invention combines the Q signal, the delayed Q signal and a clock signal in an AND gate 350 (see Fig. 23).

Fastän det inte är nödvändigt i ideala kretsar, i vilka komponentfördröj- ningar inte finns, är det med reella komponenter fördelaktigt att insätta en in- verterande krets 57 mellan klockan 56 och OCH-grinden 350. Den inverterande kretsen 57 inverterar klocksignalen, så att en inverterad klocksignal erhålls, som visas i fig. 24c. Anledningen till att avge en inverterad klocksignal till OCH-grinden är på grund av, att signalfördröjningarna i de bistabila kretsarna 52 och 53 kommer att tendera att avge sin utgångssignaler i någon mån efterslä- pande i förhållande till klockans 56 utgångssignal och kommer att alstra korta samtidiga högnivåtillstånd samtidigt i alla tre signalerna vid fel tidpunkt. Re- sultatet av att inte invertera klockan är en extra “signalspik“ från OCH-grinden 350, som skulle representera en felaktig puls. Av detta skäl finns inverteraren 57 med i fig. 23. Den resulterande utgångssignalen från OCH-grinden 350 visas i fig. 24f.Although not necessary in ideal circuits in which component delays do not exist, with real components it is advantageous to insert an input verifying circuit 57 between the clock 56 and the AND gate 350. The inverting circuit circuit 57 inverts the clock signal so that an inverted clock signal is obtained, shown in Fig. 24c. The reason for giving an inverted clock signal to The AND gate is due to the signal delays in the bistable circuits 52 and 53 will tend to emit their output signals to some extent delayed in relation to the output signal of the clock 56 and will generate short simultaneous high-level states simultaneously in all three signals at the wrong time. RE- the result of not inverting the clock is an extra "signal nail" from the AND gate 350, which would represent an incorrect pulse. For this reason, the inverter is available 57 with in Fig. 23. The resulting output signal from AND gate 350 is shown in Fig. 24f.

Signalen i fig. 24f är väsentligen en digital framställning av den tids- längd, som är skillnaden mellan den tid under vilken Q är på hög nivå och den tid under vilken Q är på låg nivå. I exemplet i fig. 24 innehåller signalen i fig. 24f bara två pulser, som alstras efter varandra och uppträder på högra de- len av figuren. Dessa två pulser sammanfaller i grova drag med det område, vari ingångssignalen i fig. 24a är negativ. Företrädesvis överskrider klockans frek- vens i hög grad den analoga ingångssignalens variationer, så att högre upplös- ningar erhålls än de som visas i fig. 24a. Emellertid är funktionssättet exakt detsamma. I princip alstras, genom att kombinera en fördröjd modulerad signal med den ursprungliga modulerade signalen med hjälp av en OCH-grind, en utgångs- 452 516 37 4_l signal, som antar hög nivå bara när Q förblir på hög nivå under åtminstone två på varandra följande klockpulser. Klocksignalen gör att utgångssignalen från OCH-grinden är ett pulståg, som har pulser vid intervall, som inte är mindre än klocksignalens klockintervall. I det beskrivna exemplet avger OCH-grinden pulser endast, när alla signaler som leds till den är på hög nivå. Om Q är på låg nivå under två eller flera efter varandra följande klockpulser, har det inte någon effekt på OCH-grindens 350 utgångssignal, eftersom endast höga utgångssignaler mäts. Sålunda är utsignalen från OCH-grinden en framställning av ingångssig- nalens storlek av enbart en polaritet. Utgångssignalen är i själva verket en halvvågslikriktad signal, som representeras digitalt.The signal in Fig. 24f is essentially a digital representation of the time length, which is the difference between the time during which Q is at a high level and that time during which Q is at a low level. In the example of Fig. 24, the signal i Fig. 24f only two pulses, which are generated one after the other and appear on the right len of the figure. These two pulses roughly coincide with the area in which the input signal in Fig. 24a is negative. Preferably, the clock exceeds the variations of the analog input signal to a large extent, so that higher resolution obtained than those shown in Fig. 24a. However, the mode of operation is exact the same. In principle, it is generated by combining a delayed modulated signal with the original modulated signal by means of an AND gate, an output 452 516 37 4_l signal, which assumes a high level only when Q remains at a high level for at least two consecutive clock pulses. The clock signal causes the output signal from The AND gate is a pulse train, which has pulses at intervals not less than the clock interval of the clock signal. In the example described, the AND gate emits pulses only, when all signals transmitted to it are at a high level. If Q is at a low level during two or more consecutive clock pulses, it has none effect on the output signal of the AND gate 350, since only high output signals measured. Thus, the output of the AND gate is a representation of the input signal. size of only one polarity. The output signal is in fact one half-wave rectified signal, which is represented digitally.

För att alstra en digital utgångssignal, som är proportionell nnt ingångs- signalens andra polaritet, utnyttjar det alternativa utförandet av modulatorn de bistabila kretsarnas 52 och 53 Ö-utgångar såsom första resp andra inverterade modulerade signaler. Om det antas, att det föreligger samma ingångssignaler och klockor såsom visas i fig. 24, kommer Ötha utseendet enligt fig. 24g. Den bista- bila kretsen 53 avger en fördröjd Q-signal såsom visas i fig. 24h. Båda signa- lerna leds till en andra OCH-grind 352 (fig. 23) tillsammans med den inverterade klocksignalen, som visas i fig. 24c. Utgångssignalen från den andra OCH-grinden 352 visas i fig. 24i och benämns en andra digital signal. Den andra OCH-grinden fungerar som ett organ för att avge en andra digital signal, som innehåller pul- ser i förhållande till den tidslängd, som är skillnaden mellan den tid under vilken den första inverterade modulerade signalen har en nivå och den tid under vilken den har den andra nivån. När alla tre ingångssignalerna till OCH-grinden är på hög nivå, alstras pulser vid intervall som inte är mindre än klockans 120 klockintervall. I föreliggande exempel representerar signalen i fig. 24i in- gångssignalens komponent av positiv polaritet. Såsom ses i figurerna motsvarar pulsernas läge i grova drag de områden, vari ingångssignalen i fig. 24a är på hög nivå. Signalen i fig. 24i ger en digital framställning av ingångssignalens positiva halvvågkomponents storlek. ' Med hänvisning åter till fig. 23 kan anordningen dessutom användas för att avge en digitalsignal, som är proportionell mot ingångssignalens hela storlek.To generate a digital output signal which is proportional to the input the second polarity of the signal, the alternative design of the modulator de bistable circuits 52 and 53 island outputs as first and second inverted, respectively modulated signals. Assuming that there are the same input signals and watches as shown in Fig. 24, the Ötha appearance according to Fig. 24g. The animal car circuit 53 emits a delayed Q signal as shown in Fig. 24h. Both sign- led to a second AND gate 352 (Fig. 23) together with the inverted one the clock signal shown in Fig. 24c. The output signal from the other AND gate 352 is shown in Fig. 24i and is called a second digital signal. The other AND gate acts as a means for emitting a second digital signal, which contains pulses sees in relation to the length of time, which is the difference between the time during which the first inverted modulated signal has a level and the time below which it has the second level. When all three input signals to the AND gate is at a high level, pulses are generated at intervals not less than 120 hours clock interval. In the present example, the signal in Fig. 24i represents the input the positive signal component of the positive signal. As seen in the figures corresponds the position of the pulses roughly the areas in which the input signal in Fig. 24a is on high level. The signal in Fig. 24i provides a digital representation of the input signal positive half-wave component size. ' Referring again to Fig. 23, the device can also be used to emit a digital signal proportional to the full magnitude of the input signal.

Detta åstadkoms genom att leda den första digitala utgångssignalen från OCH- grinden 350 och den andra digitala utgångssignalen från OCH-grinden 352 till en ELLER-grind 351, som tjänstgör som ett grindorgan för att kombinera de digitala signalerna och för att avge en summerad digital signal, som visas i fig 24j.This is accomplished by conducting the first digital output signal from the AND gate 350 and the second digital output signal from AND gate 352 to one OR gate 351, which serves as a gate means for combining the digital ones the signals and to output a summed digital signal, as shown in Fig. 24j.

Signalen i fig. 24j är proportionell mot hela ingångssignalens storlek, inne- fattande båda polariteterna och benämns här av "absolut storlek". Utgångarna från och-grindarna sso och 352 är koppiaaa tm upp- och nearakningsingângar till en upp-ned-räknare 354, så att antalet positiva och negativa pulser kan jämföras över varje valt tidsintervall.The signal in Fig. 24j is proportional to the magnitude of the whole input signal, including grasping both polarities and is referred to here as "absolute size". The exits from and gates sso and 352 are kopiaaa tm up- and nearaknings inputs to an up-down counter 354, so that the number of positive and negative pulses can compared over each selected time interval.

Claims

452 516 '38 Patent Claims

Method for measuring electrical power transmitted in a line (10) comprising the steps of monitoring current (IL) and voltage (VL) in the line and generating a first analog signal (IÅ1), which is proportional to one of current and the voltage signals, and generating a second analog signal (IA2). which is proportional to the second of the current and voltage signals, to modulate one (IAI) of the analog signals to produce a first modulated signal, which is proportional to the one analog signal and can be changed between two levels, to controlling the second analog signal (IA2) in response to changes in the level of the first modulated signal to multiply the signals with each other and generate a product signal (Ip), which is proportional to the power transmitted in the line (10), and to convert the product signal ( Ip) to a first output signal, which is modulated in a manner proportional to the value of the product signal and to the power transmitted in the line (10), characterized in that the first modulated signal can be changed between the two levels only at predetermined first clock intervals.

Method according to claim 1, characterized in that the modulation step comprises generating a feedback signal (IF), which changes value simultaneously with changes in the first modulated signal and which balances the one analog signal (IA1) in time, and measuring instantaneous differences between the feedback signal (IF) and the one analog signal (IÅ1) and to output a signal indicating such a difference to a bistable circuit (52) which outputs the first modulated signal at one of the two levels depending on the measured difference between the feedback signal (IF) and the one analog signal (IA1) at each first clock interval.

Method according to claim 2, characterized in that the modulation step comprises conducting one analog signal (IAI) and the feedback signal (IF) to a summing interconnection point (36) and that the measuring step comprises integrating the signal (Idiff) in the summing interconnection point ( 36), which signal indicates the difference between one analog signal (IA1) and the feedback signal (IF), and then comparing the integrated value generated by the integration step with a predetermined threshold level for the modulator.

Method according to claim 1, characterized in that the step of converting the product signal (Ip) comprises generating the first output signal by means of a bistable circuit (118) having an output which changes between two levels at predetermined clock intervals for the converter, conducting the product signal (Ip) to a summing interconnection point (96), conducting a second signal (12) to the summing interconnection point (96) from a plurality of reference sources 452 516 _ beer (98,102) in response to the first the level of the output signal, the second signal (12) temporally balancing the product signal (Ip) and any instantaneous difference between the product signal and the second signal being a difference signal, and comparing the integrated difference signal with a first threshold level (TL1) and then causing the the bistable circuit (118) outputs the first output signal at one of the two levels depending on the level of the integrated difference signal relative to the first threshold level (TL1) at each clock interval for the converter.

Method according to claim 4, characterized in that the product signal (Ip) has a predominant first polarity, when the power in the line (10) has a first polarity, for which the predominant direction of the energy flow has a first direction, the conversion step comprising conducting the the second signal (I2) to the summing interconnection point (96) from a first reference source (98, VR-), which has a polarity opposite to the first_polarity, and a magnitude sufficient to balance the product signal (Ip), and to me. the method comprises using the first reference source (98, VR-) as the second signal (12), when the first output signal has one level, to drive the integrated difference signal past the first threshold level (TL1) in one direction, and exchanging the first reference source for a second reference source (102), when the first output signal has the second of the two levels, to allow the integrated difference signal to pass the first threshold level (TL1) in the second direction, so that the integrated difference signal is maintained in the vicinity of the first threshold level (TL1), when the power in the line (10) has the first polarity. _

Method according to claim 5, characterized in that the product signal (Ip) has a predominantly second polarity, which is opposite to the first polarity, when the power in the line (10) has a second polarity, for which the predominant direction of the energy flow has a second direction , which is opposite to the first direction, the conversion step comprising comparing the integrated difference signal with a second threshold level (TL2), which is different from the first threshold level (TL1), and outputting a second output signal via a second bistable circuit (142), which outputs the second output signal at one of two levels depending on the level of the integrated difference signal relative to the second threshold level (TL2) at each clock interval of the converter, and that the method comprises conducting the second signal from a third reference source (148, VR +), when the power in the line (10) has the second polarity, the third reference source (148, VR +) having a polarity opposite to the second polarity n, and a magnitude sufficient to balance the product signal (Ip), the third reference source (148, VR +) being used as the second signal (12), when the second output signal has one level , to drive the integrated difference signal past the second threshold level (TL2) in one direction, and to exchange the third reference source for a fourth reference source (102), when the second output signal has the second of the two levels, to allow the integrated difference signal to pass the second threshold level (TL2) in the other direction, so that the integrated difference signal is maintained in the vicinity of the second threshold level (TL2), when the power in the line (10) has the second polarity.

Method according to claim 6, characterized in that the second and fourth reference sources (102) are the same and the converter step comprises directing the second signal (Iz) to the summing interconnection point (96) from one of the first. (98, VR -), third (148, VR +) and the identical second (102) and fourth (102) reference sources.

The method of claim 1, characterized in that it comprises the step of inverting the second (IA2) of the analog signals and directing both the inverted signal and the non-inverted second analog signal to means performing the control step.

Method according to claim 1, characterized in that it comprises the use of N amplifier elements (70; 70,74,108,46,180; 328,336), each of which has a plurality of inputs (181,183; 306,308) and is intended to perform at least one of the steps of the method, and that the method comprises the further steps of zero setting error compensating the N amplifier elements to eliminate errors due to the zero setting error of the voltage between selected inputs to each of the N amplifier elements, each of which is connected to a memory element ( C1, C1, C2, C4, c3, c5; 302,316,320) for the zero setting error at a first selected input (181; 306; 326,334) to the amplifier element (70; 50; 328,336), in which memory element a compensation voltage (vcompl is stored by the method step for zero setting error compensation to substantially correct each zero setting error at a second selected input (183; 308) to the amplifier element, and wherein a difference between the compensation voltage of n the zero element fault setting element and the voltage zero amplification error of the amplifier element is a fault voltage (Verrar) which occurs at the second input (183; 308), the zero setting error compensation step comprising successively connecting a zero setting circuit and (182) to each circuit (182). one of the N amplifier elements and the associated zero setting error memory elements for zero setting error compensation each selected amplifier element in succession by the zero setting error compensation steps, and that the method comprises first connecting the zero setting element (182) of the zero setting element to the second setting element. once during a periodically repeated transmission period to determine the fault voltage and then connect the zero setting circuit to the memory element for the 452 516 '41 zero setting error, which is connected to the first input of the selected amplifier element, during a periodically recurring charging period following the transfer period, to adjust the charge on the memory element for the zero setting error during the charging period, so that the voltage error during the next transfer period for the selected amplifier element is reduced, and that the method includes the steps of sequentially providing each of the N amplifier elements with transfer and charge periods. in a continuous cycle.

The method of claim 9, characterized in that the zero setting circuit (182) comprises a charge amplifier (184) and a temporary memory element (186) having first (228) and second (230) connections, the steps of zero setting error compensation comprising connecting an input of the charge amplifier (184) to the second input of the selected amplifier element and to connect the first connection (228) of the temporary memory element to a feedback loop between an input to and an output of the charge amplifier (184) during each transmission period and simultaneously connecting it the second connection of the temporary memory element (230) to a common ground point during the transfer period, so that the fault voltage (Verrorl is transmitted via the charge amplifier to the temporary memory element, and then to disconnect the connection between the second connection and the common ground point and to connect the second connection). to the output of the charge amplifier during the fo during the charging period, whereby a voltage proportional to the fault voltage (verrorl) occurs at the output of the charge amplifier (184) during the charging period.

Method according to claim 10, characterized in that the steps of zero setting error compensation further comprise during each charging period connecting the output of the charge amplifier to the memory element for the zero setting error, which is connected to the selected amplifier element, so that an impedance a current is conducted to the zero element error memory element, which current is proportional to the fault voltage to thereby adjust the voltage on the zero setting error memory element in a direction which reduces the fault voltage during the next transmission period of the selected amplifier element.

An apparatus for measuring electrical power in a line (10) comprising means for monitoring current and voltage signals (IL, V1) in the line, comprising first signal means (16) for generating a first analog signal (IA1). proportional to one of the current and voltage signals, and second signal means (18) for generating a second analog signal (IA2) proportional to the other of the current and voltage signals, modulator means (30, 30 ') for retuning one (IAI) of the analog signals to a first modulated signal, which can be changed between two levels in a manner proportional to one of the analog signals, first multiplication means (80) comprising means 452 516 " 41 (82.86) to control the second (IA2) of the analog signals in response to the first modulated signal to multiply the analog signals with each other and generate a product signal (Ip), which is PPOP0rti0nel1 m0t the power conducted in the line (10), first converter means (90) for converting the product signal (Ip) into a first output signal, which is modulated in a manner which is pro- P ° ftl ° "eï1t m0t PP ° dUkt $ í9" a1e ﬂ $ (Ip) value and against the effect transferred in the line (10), characteristic n a d that the first modulated signal can be changed between the two levels only at predetermined first clock intervals. (Fig. 1.8)

Device according to claim 12, characterized in that the modulator means (30; 30 ') emits the first modulated signal via a bistable circuit (52), which can be changed at the first clock intervals, the modulator means (30) further comprising feedback means (58, V1-, 60, V1 +, 40) to generate a feedback signal (IF), which changes value simultaneously with changes in the first modulated signal and which time-balances one (IA1) of the analog signals, and a measuring circuit ( 42) to measure instantaneous differences between the feedback signal (IF) and one analog signal (IA1) and to output a signal indicating such a difference to the bistable circuit (52) so that the first modulated signal changes level in response to the measured difference between one analog signal (IÅ1) and the feedback signal (IF). (Figs. 2,6,9,17,19,21,23)

Device according to claim 13, characterized in that the modulator means (30, 30 ') comprises a sounding connection point (36), at which one of the transducers (IAI) and the feedback signal (IF) are combined, the modulator measuring circuit (IF) being combined. 42) includes an integrator (44,46; 44) for integrating the Signal (Idiff) at the summing interconnect point (36) of the nodulator and a comparator (50; 328,336) for comparing the integrated value generated by the integrator ( 44,46; 44), with a predetermined threshold level for the modulator. (Figs. 2,6,9, 17,19,21,23)

Device according to claim 13, characterized in that the first converter means (90) outputs the first output signal via a bistable circuit (118), which has an output signal which can be changed between two levels at predetermined clock intervals, the first the converter means further comprises means (95) for outputting the product signal (Ip) to a summing coupling point (96), feedback means corresponding to the first output signal and 99 * ê ﬂ second Slg ﬂ êï (12) to the summing coupling point (96) . time-balancing the product signal (Xp), the second signal (Iz) being determined by the level of the first output signal, each nominal difference between the product signal (Ip) and the second signal (X2) being a difference signal 452 516 '45 enters at the summing interconnection point (96), and a measuring circuit (106) for integrating (108,110) the difference signal and for comparing (114) the integrated difference signal with a first threshold level (TL1), the measuring circuit (106 ) output signal is routed to the bistable circuit (118) and thereby causes the first output signal to be at one of the two levels depending on the level of the integrated difference signal relative to the first threshold level (TL1) at each clock interval of the converter , so that the average level in time of the first output signal is proportional to the product signal (Ip) and to the power transmitted in the line (10). (Fig. 3)

Device according to claim 12, characterized in that the first analog signal (IA1) is proportional to the voltage signal and the second analog signal (IA2) is proportional to the current signal.

Device according to claim 12, characterized in that the first converter means (90) emits the first output signal via a bistable circuit (118), which can be changed at the converter clock interval (120), the first converter means further comprising means for outputting the product signal (Ip) to a summing interconnection point (96), feedback means, which responds to the first output signal and outputs a second signal (12) to the summing interconnection point, which time-balances the product signal (Ip), wherein the second signal (Iz) is determined by the level of the first output signal and each instantaneous difference between the product signal (Ip) and the second signal (12) is a difference signal appearing at the summing interconnection point (96), and a measuring circuit (106) for integrating (10B, 110) the difference signal and for comparing (114) the integrated difference signal with the first threshold level (TL1), the output signal of the measuring circuit (106) is output to the bistable circuit (118) and thereby causes the first output signal to be at one of the two levels depending on the level of the integrated difference signal relative to the first threshold level (TL1) at each clock interval (120) of the converter, so that the average level in time of the first output signal is proportional to the product signal (Ip) and to the power transmitted in the line (10) - (fig. 3)

Device according to claim 12, characterized in that the product signal (Ip) has a predominant first polarity, when the power in the line (10) has a first polarity, for which the predominant direction of the energy flow has a first direction, the feedback means comprising a first reference source (98, VR-), which is used when the power in the line (10) has the first polarity, the first reference source (98, VR-) having a polarity opposite to the first polarity and a magnitude which is sufficient to balance the product signal (Ip), the first reference source (98, VR-) being periodically used as the second signal (12), when the first output signal has one level, to drive the integrated difference signal past the first threshold level (TL1) in one direction, and in addition a second reference source (102), which is used interchangeably as the second signal (Iz), when the first output signal has the second of the two levels, in order to allow the integrated difference signal to pass the first threshold level (TL1) in the second direction, so that the integrated difference signal is maintained in the vicinity of the first threshold level (III), when the power in the line (10) has the first polarity. (Fig. 3)

Device according to claim 18, characterized in that it comprises first digital control means (120,150) for receiving the first output signal and for generating a first pulse train, which has a pulse rate which is proportional to the first output signal. (Fig. 1)

Device according to claim 18, characterized in that the product signal (Ip) has a predominantly second polarity, which is opposite to the first polarity, when the power in the line (10) has a second polarity, for which the energy flow predominant direction has a second direction opposite to the first direction, the converter means (90) comprising means (140) for comparing the integrated difference signal with a second threshold level (TL2), the converter means (90) comprising a second bistable circuit (142) for outputting a second output signal having one of two levels depending on the level of the integrated difference signal relative to the second threshold level (TL2) at each clock interval (120) of the converter, and the feedback means comprises a third reference source (148, VR +), which is used when the power in the line (10) has the second polarity, the third reference source (148, VR +) having a polarity opposite to the second polarity, and a sufficient to balance the product signal (Ip), the third reference source (148, VR +) being used periodically as the second signal (12), when the second output signal has one level, to drive the integrated difference signal past the second threshold level in one direction, and in addition a fourth reference source (102), which is used interchangeably as the second signal, when the second output signal has the second of the two levels, to allow the integrated the difference signal passes the second threshold level (TL2) in the second direction, so that the integrated difference signal is maintained in the vicinity of the second threshold level (TL2), when the power in the line (10) has the second polarity. (Fig. 3)

Device according to claim 20, characterized in that the second (102) and fourth (102) reference sources have the same value. (Fig. 3)

Device according to claim 21, characterized in that the second and 7 fourth reference sources (102) are both connections to a common ground point 452 516 As of the measuring system and that the first output signal is proportional to the energy flow with the first polarity and the the second output signal is proportional to the energy flow in the line (10) with the second polarity. (fig. 3)

Device according to claim 20, characterized in that it comprises second digital control means (120,152) for receiving the second output signal and for generating a second pulse train having a pulse rate which is proportional to the second output signal. . (Fig. 1)

Device according to claim 23, characterized in that it comprises first digital control means (120,150) for receiving the first output signal and for generating a first pulse train which has a pulse rate which is proportional to the first output signal. , and further comprising counter means (154) for receiving the first and second pulse trains and for receiving the pulses therein for determining the energy flow in the line. (fig. ll

Measurement system according to claim 12, characterized in that it comprises means (72,84) for generating the second analog signal (IA2) in both inverted and non-inverted form, the inverted and non-inverted the forms of the second analog signal (IA21) are routed to the multiplier means (80), the multiplier means further comprising switch means (82,86) for outputting the inverted and non-inverted forms of the second analog signal to a common point (88) alternately in response on the first modulated signal to form the product signal (Ip) (Fig. 1)

Device according to claim 12, characterized in that it comprises phase shifting means ((160) for adjusting the phase ratio between the signals emitted to the multiplying means (164; 82.86), so that the product signal is proportional to a power value of selected phase ratio for the energy transmitted in the line (10) (Fig. 8,9)

Device according to claim 26, characterized in that the phase shift means (160) is a time delay means which delays one of the signals which are delivered to the multiplication means (164; 82.86), by a selected time interval. (Fig. 8.9)

Device according to claim 12, characterized in that it comprises a shift register (160; 198) for delaying the first modulated signal by a selected time interval, so that the phase relationship between the multiplied signals in the measuring system is modified for measuring a power value of a selected phase ratio, the shift register (160; 198) receiving the first modulated signal and emitting a delayed first modulated signal, which is delayed in time by a selected interval. (Fig. 8,9,11)

Device according to claim 28, characterized in that the delayed first modulated signal and the second analog signal (IA2) are output to a second multiplication means (164), comprising means (166,168) for that Styfä dê ﬂ ê ﬂ dfâ 6061096 S19nal (IA2) in response to the delayed first modulated signal for multiplying the signals with each other and for generating a second product signal, which is proportional to a power value of a selected phase ratio for the energy transmitted in the line (10 ), and that it comprises second converter means (172) for converting the second product signal to a first output signal of a certain phase ratio, which is modulated in a manner which is proportional to the value of the second product signal and to the power value of the selected phase ratio for the power transmitted in the wire (10). (Fig. 8)

Device according to claim 12, characterized in that at least fat of the monitoring means (16, 18), the modulator means (30) and the first converter means (90) comprises N amplifier elements (70; 70,74,108,46,180; 50; 328,336 ), each having a plurality of inputs (181,183; 306,308), the apparatus comprising means for zero setting error compensation for substantially canceling errors due to the zero setting error of the voltages between the selected inputs of the N amplifier elements, the zero setting error compensation means (zero setting error compensation). C1; C1, C2, C4, C3, C5; 302; 316,320) for the zero setting errors, one of which is connected to a selected first input (181; 306; 326,334) to each amplifier element to receive a compensation voltage (Vcomp), which substantially reduces the zero setting error at a selected second input (183; 308) to the amplifier element, each difference between the compensation voltage (Vcomp) and the zero setting of the amplifier element electricity for the voltage is a fault voltage (verror), which occurs at the second input (183; 308), and includes a zero-setting circuit (182), which can be sequentially connected to each of the N amplifier elements and to the memory element for the zero setting error, which is connected thereto, so that each amplifier element in succession becomes the selected amplifier element, which is zero setting error compensated, the zero setting circuit (182) first being connected to the second input of the selected amplifier element during a periodic period of transmission. to the zero setting error memory element connected to the first input of the selected amplifier element, to transfer charge to the setting error memory element for a periodically recurring charging period following the transfer period, the zero setting error compensation means comprising means for (190) consequently provide each of the N amplifier elements with transfer and charge

Device according to claim 30, characterized in that the zero setting circuit (182) comprises a charge amplifier (184), a temporary memory element (186), which is connected to the charge amplifier (184), and means for transmitting the fault voltage iverror ) from the second input of the selected amplifier element via the charge amplifier to the temporary memory element during the transfer period. (Fig. 13)

Device according to claim 31, characterized in that the temporary memory element (186) has first (228) and second (230) connections and that the means for zero-setting error compensation comprises means for connecting the first connection (temporary) of the temporary memory element (186). 228) to a feedback loop between an input (226) to and an output of the charge amplifier (184) and to connect the second connection (230) of the temporary memory element to a common ground point during each transmission period, so that the fault voltage (verror) is transmitted to the temporary memory element (186), and includes means (D, E) for interrupting the connection between the second terminal (230) and the common ground point and for connecting the second terminal (230) to the output of the charge amplifier during each subsequent charging period, so that a voltage which is proportional to the fault voltage of the selected amplifier element arises at the output of the charge amplifier during charging ngsperioden. (Fig. 13)

Device according to claim 32, characterized in that the means for zero setting error compensation further comprises means for connecting the output of the charge amplifier (184) to the memory element (C1) for the zero setting error, which is connected to the selected amplifier element (70), during the charging period, so that a current (currents) is conducted to the memory element for the zero setting error, which current (currents) is proportional to the fault voltage of the selected amplifier element, thereby adjusting the voltage on the memory element for the zero setting error in a direction reduces the fault voltage during the next transmission period for the selected amplifier element. (Fig. 13)