RU2628890C1 - Device for majoritary selection of signals - Google Patents

Device for majoritary selection of signals Download PDF

Info

Publication number
RU2628890C1
RU2628890C1 RU2016119222A RU2016119222A RU2628890C1 RU 2628890 C1 RU2628890 C1 RU 2628890C1 RU 2016119222 A RU2016119222 A RU 2016119222A RU 2016119222 A RU2016119222 A RU 2016119222A RU 2628890 C1 RU2628890 C1 RU 2628890C1
Authority
RU
Russia
Prior art keywords
elements
output
input
trigger
group
Prior art date
Application number
RU2016119222A
Other languages
Russian (ru)
Inventor
Олег Александрович Козелков
Original Assignee
Олег Александрович Козелков
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Олег Александрович Козелков filed Critical Олег Александрович Козелков
Priority to RU2016119222A priority Critical patent/RU2628890C1/en
Application granted granted Critical
Publication of RU2628890C1 publication Critical patent/RU2628890C1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/18—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs

Landscapes

  • Logic Circuits (AREA)

Abstract

FIELD: physics.
SUBSTANCE: device for the majority selection of signals contains n information inputs 11 - 1n, the first and second groups of AND elements 2 and 3, which contain n elements AND 21 - 2n and 31 - 3n, a group of OR elements 4, which contains n+2 elements 41 - 4n+2, n+1 delay elements 51 - 5n+1, n+2 elements of NOT 61 - 6n+2, the first trigger 7, the second trigger 8, the reversible binary counter 9, the launch input 10, the first output of the device 11, the second output of the device 12, the third output of the device 13, the readiness output of the result 14, the third trigger 15.
EFFECT: reducing the complexity of the device and increasing its speed.
1 dwg, 1 tbl

Description

Изобретение относится к вычислительной технике и может быть использовано для построения отказоустойчивых средств автоматики, функциональных узлов систем управления и др.The invention relates to computer technology and can be used to build fault-tolerant automation, functional units of control systems, etc.

Известны мажоритарные модули (например, патент РФ 2300137, кл. G06F 7/38, 2007 г.), которые содержат элементы 2И, трехвходовые мажоритарные элементы и реализуют мажоритарную функцию n аргументов - входных двоичных сигналов либо дизъюнкцию (конъюнкцию) тех же n аргументов.Majority modules are known (for example, RF patent 2300137, class G06F 7/38, 2007), which contain 2I elements, three-input majority elements and implement the majority function of n arguments - input binary signals or disjunction (conjunction) of the same n arguments.

К причине, препятствующей достижению указанного ниже технического результата при использовании известного мажоритарного модуля для реализации мажоритарной функции, дизъюнкции или конъюнкции n аргументов - входных двоичных сигналов, относятся высокая сложность и низкое быстродействие, т.к. устройство содержит 2xm+N-1 трехвходовых мажоритарных элементов, где m=0,5x(n+1),The reason that impedes the achievement of the technical result indicated below when using the well-known majority module to implement the majority function, disjunction or conjunction of n arguments - input binary signals includes high complexity and low speed, because the device contains 2xm + N-1 three-input majority elements, where m = 0.5x (n + 1),

Figure 00000001
Figure 00000001

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип мажоритарный модуль (патент РФ 2533079, МПК Н03K 19/23, G06F 7/57, 2014 г.), который содержит n информационных входов, первый выход устройства, две группы элементов И, группу элементов ИЛИ и реализующий мажоритарную функцию n аргументов - входных двоичных сигналов либо дизъюнкцию (конъюнкцию) тех же n аргументов.The closest device of the same purpose to the claimed invention in terms of features is the majority module adopted for the prototype (RF patent 2533079, IPC Н03K 19/23, G06F 7/57, 2014), which contains n information inputs, the first output of the device, two a group of AND elements, a group of OR elements and implementing a majority function of n arguments - input binary signals or a disjunction (conjunction) of the same n arguments.

К причине, препятствующей достижению указанного ниже технического результата при использовании известного мажоритарного модуля для реализации мажоритарной функции, дизъюнкции или конъюнкции n аргументов - входных двоичных сигналов, относятся высокая сложность и низкое быстродействие, т.к. все мажоритарные элементы сгруппированы в три группы так, что в первой и второй группах содержится по m-1 (m=0,5×(n+1), n≠1 есть любое нечетное натуральное число) мажоритарных элементов, а в каждой группе выход предыдущего мажоритарного элемента соединен с вторым входом последующего мажоритарного элемента, все элементы 2И сгруппированы в

Figure 00000002
групп так, что в i-й (i=1…N) группе содержится m-1 элементов 2И и выход предыдущего элемента 2И соединен с первым входом последующего элемента 2И.The reason that impedes the achievement of the technical result indicated below when using the well-known majority module to implement the majority function, disjunction or conjunction of n arguments - input binary signals includes high complexity and low speed, because all majority elements are grouped into three groups so that the first and second groups contain m-1 (m = 0.5 × (n + 1), n ≠ 1 is any odd natural number) of majority elements, and in each group the output the previous majority element is connected to the second input of the subsequent majority element, all elements 2I are grouped into
Figure 00000002
groups so that in the i-th (i = 1 ... N) group contains m-1 elements 2I and the output of the previous element 2I is connected to the first input of the subsequent element 2I.

Техническим результатом изобретения является уменьшение сложности устройства и повышение его быстродействия.The technical result of the invention is to reduce the complexity of the device and increase its speed.

Указанный технический результат при осуществлении изобретения достигается тем, что в устройство для мажоритарного выбора сигналов, содержащее n информационных входов, первый выход устройства, две группы элементов И, группу элементов ИЛИ, особенность заключается в том, что в него введены вход запуска, второй и третий выходы устройства, выход готовности результата, три триггера, реверсивный двоичный счетчик, n+1 элементов задержки, n+2 элементов НЕ, первая и вторая группы элементов И содержат по n элементов И, группа элементов ИЛИ содержит n+2 элемента, причем вход запуска соединен с входами «сброс» первого триггера, второго триггера, третьего триггера, реверсивного двоичного счетчика, первыми входами первого элемента И, входящего в первую группу элементов И, и первого элемента И, входящего во вторую группу элементов И, выход j-го элемента ИЛИ соединен с первыми входами j+1-го элемента И, входящего в первую группу элементов И, и j+1-го элемента И, входящего во вторую группу элементов И (j=1, …, n-1), выход n-го элемента ИЛИ соединен через n+1-й элемент задержки с входом «установка в 1» третьего триггера, выход третьего триггера соединен с выходом готовности результата, i-й информационный вход соединен через i-й элемент задержки со вторым входом i-го элемента И, входящего в первую группу элементов И, и через i-й элемент НЕ соединен со вторым входом i-го элемента И, входящего во вторую группу элементов И, выход i-го элемента И, входящего в первую группу элементов И, соединен с первым входом i-го элемента ИЛИ и i-ым входом (n+1)-го элемента ИЛИ, выход i-го элемента И, входящего во вторую группу элементов И, соединен со вторым входом i-го элемента ИЛИ и i-ым входом (n+2)-го элемента ИЛИ (i=1, …, n), выход (n+1)-го элемента ИЛИ соединен с суммирующим входом реверсивного двоичного счетчика и входом «установка в 1» первого триггера, выход (n+2)-го элемента ИЛИ соединен с вычитающим входом реверсивного двоичного счетчика и входом «установка в 1» второго триггера, выход переноса «<0» реверсивного двоичного счетчика через n+2-й элемент НЕ соединен с первым выходом устройства, выход первого триггера соединен со вторым выходом устройства, выход второго триггера соединен через n+1-й элемент НЕ с третьим выходом устройства.The specified technical result in the implementation of the invention is achieved by the fact that in the device for the majority selection of signals containing n information inputs, the first output of the device, two groups of AND elements, a group of OR elements, the peculiarity is that a start input is entered into it, the second and third device outputs, result ready output, three triggers, a reversible binary counter, n + 1 delay elements, n + 2 NOT elements, the first and second groups of elements AND each contain n elements AND, the group of OR elements contains n + 2 e element, and the trigger input is connected to the “reset” inputs of the first trigger, second trigger, third trigger, reverse binary counter, the first inputs of the first element And, included in the first group of elements And, and the first element And, included in the second group of elements And, output of the j-th OR element is connected to the first inputs of the j + 1-th AND element included in the first group of AND elements, and the j + 1-th AND element included in the second group of AND elements (j = 1, ..., n-1) , the output of the nth OR element is connected via the n + 1th delay element to the “set to 1” input of the third the trigger, the output of the third trigger is connected to the output of the result ready, the i-th information input is connected through the i-th delay element to the second input of the i-th element And included in the first group of elements And, and through the i-th element is NOT connected to the second input of the i-th AND element included in the second group of AND elements, the output of the i-th AND element included in the first group of AND elements is connected to the first input of the i-th OR element and the i-th input of the (n + 1) th OR element , the output of the i-th element And included in the second group of elements And is connected to the second input of the i-th element of IL and the ith input of the (n + 2) th OR element (i = 1, ..., n), the output of the (n + 1) th OR element is connected to the summing input of the reversible binary counter and the “set to 1” input of the first trigger , the output of the (n + 2) th OR element is connected to the subtracting input of the reverse binary counter and the input “set to 1” of the second trigger, the transfer output “<0” of the reverse binary counter through the n + 2nd element is NOT connected to the first output of the device , the output of the first trigger is connected to the second output of the device, the output of the second trigger is connected via the n + 1st element NOT to the third output m device.

На чертеже представлена схема устройства для мажоритарного выбора сигналов, которое содержит n информационных входов 11 - 1n, первую и вторую группы элементов И 2 и 3, которые содержат по n элементов И 21 - 2n и 31 - 3n, группу элементов ИЛИ 4, которая содержит n+2 элемента 41 - 4n+2, n+1 элементов задержки 51 - 5n+1, n+2 элементов НЕ 61 - 6n+2, первый триггер 7, второй триггер 8, реверсивный двоичный счетчик 9, вход запуска 10, первый выход устройства 11, второй выход устройства 12, третий выходы устройства 13, выход готовности результата 14, третий триггер 15. Элементы схемы устройства соединены следующим образом. Вход запуска 10 соединен с входами «установка в 0» первого триггера 7, второго триггера 8, третьего триггера 15, реверсивного двоичного счетчика 9, первыми входами первого элемента И 21, входящего в первую группу элементов И и первого элемента И 31, входящего во вторую группу элементов И. Выход j-го элемента ИЛИ 4j соединен с первыми входами j+1-го элемента И 2j+1, входящего в первую группу элементов И и j+1-го элемента И 3j+1, входящего во вторую группу элементов И (j=1, …, n-1). Выход n-го элемента ИЛИ 4n соединен через n+1-й элемент задержки 5n+1 с входом «установка в 1» третьего триггера 15. Выход третьего триггера 15 соединен с выходом готовности результата 14. i-й информационный вход 1i соединен через i-й элемент задержки 5i со вторым входом i-го элемента И 2i, входящего в первую группу элементов И 2, и через i-й элемент НЕ 6i соединен со вторым входом i-го элемента И 3i, входящего во вторую группу элементов И 3. Выход i-го элемента И 2i, входящего в первую группу элементов И 2 соединен с первым входом i-го элемента ИЛИ 4i и i-ым входом (n+1)-го элемента ИЛИ 4n+1. Выход i-го элемента И 3i, входящего во вторую группу элементов И 3 соединен со вторым входом i-го элемента ИЛИ 4i и i-ым входом (n+2)-го элемента ИЛИ 4n+2 (i=1, …, n). Выход (n+1)-го элемента ИЛИ 4n+1 соединен с суммирующим входом реверсивного двоичного счетчика 9 и входом «установка в 1» первого триггера 7. Выход (n+2)-го элемента ИЛИ 4n+2 соединен с вычитающим входом реверсивного двоичного счетчика 9 и входом «установка в 1» второго триггера 8. Выход переноса «<0» реверсивного двоичного счетчика 9 через n+2-й элемент НЕ 6n+2 соединен с первым выходом устройства 11. Выход первого триггера 7 соединен со вторым выходом устройства 12. Выход второго триггера 8 соединен через n+1-й элемент НЕ 6n+1 с третьим выходом устройства 13.The drawing shows a diagram of a device for majority selection of signals, which contains n information inputs 1 1 - 1 n , the first and second groups of elements And 2 and 3, which contain n elements And 2 1 - 2 n and 3 1 - 3 n , group elements OR 4, which contains n + 2 elements 4 1 - 4 n + 2 , n + 1 delay elements 5 1 - 5 n + 1 , n + 2 elements NOT 6 1 - 6 n + 2 , the first trigger 7, the second trigger 8, a reversible binary counter 9, a start input 10, a first output of a device 11, a second output of a device 12, a third output of a device 13, a readiness output of a result 14, a third trigger 15. Elements c The devices are connected as follows. The trigger input 10 is connected to the inputs “set to 0” of the first trigger 7, the second trigger 8, the third trigger 15, the reverse binary counter 9, the first inputs of the first element And 2 1 , included in the first group of elements And and the first element And 3 1 , included into the second group of elements I. The output of the j-th element OR 4 j is connected to the first inputs of the j + 1-st element And 2 j + 1 included in the first group of elements And and j + 1-th element And 3 j + 1 included into the second group of elements And (j = 1, ..., n-1). The output of the n-th element OR 4 n is connected via the n + 1-th delay element 5 n + 1 to the input “set to 1” of the third trigger 15. The output of the third trigger 15 is connected to the readiness output of result 14. i-th information input 1 i connected through the i-th element of delay 5 i to the second input of the i-th element And 2 i included in the first group of elements And 2, and through the i-th element NOT 6 i connected to the second input of the i-th element And 3 i included the second group of aND gates 3. Yield i-th element aND 2 i, included in the first group of elements 2 and connected to the first input of the i-th element 4 OR i and i-th of inputs (n + 1) -th OR 4 n + 1. The output of the i-th element And 3 i included in the second group of And 3 elements is connected to the second input of the i-th element OR 4 i and the i-th input of the (n + 2) th element OR 4 n + 2 (i = 1, ..., n). The output of the (n + 1) th OR 4 element n + 1 is connected to the summing input of the reverse binary counter 9 and the “set to 1” input of the first trigger 7. The output of the (n + 2) th OR 4 element n + 2 is connected to the subtracting the input of the reverse binary counter 9 and the input “set to 1” of the second trigger 8. Transfer output “<0” of the reverse binary counter 9 through the n + 2nd element NOT 6 n + 2 is connected to the first output of the device 11. The output of the first trigger 7 is connected with the second output of the device 12. The output of the second trigger 8 is connected via the n + 1-th element NOT 6 n + 1 with the third output of the device 13.

Работает устройство следующим образом.The device operates as follows.

На информационные входы 11 - 1n подаются значения аргументов X1 -Xn. n - нечетное число, n=2m+1, m=1, 2, ….The information inputs 1 1 - 1 n are supplied with the values of the arguments X 1 -X n . n is an odd number, n = 2m + 1, m = 1, 2, ....

На вход запуска 10 подается единичный импульс, который поступает на входы «установка в 0» первого триггера 7, второго триггера 8, третьего триггера 15, реверсивного двоичного счетчика 9 и устанавливает их в нулевое состояние. Импульс запуска поступает одновременно на первые входы первого элемента И 21, входящего в первую группу элементов И, и первого элемента И 31, входящего во вторую группу элементов И.A single pulse is applied to the trigger input 10, which is supplied to the “set to 0” inputs of the first trigger 7, the second trigger 8, the third trigger 15, and the reverse binary counter 9 and sets them to the zero state. The start pulse arrives simultaneously at the first inputs of the first element And 2 1 included in the first group of elements And, and the first element And 3 1 included in the second group of elements I.

Если значение аргумента X1=1, то это значение поступает через элемент задержки 51 на второй вход первого элемента И 21, входящего в первую группу элементов И, и импульс запуска проходит на выход первого элемента И 21, входящего в первую группу элементов И и поступает:If the value of the argument X 1 = 1, then this value enters through the delay element 5 1 to the second input of the first element And 2 1 included in the first group of elements And the trigger pulse passes to the output of the first element And 2 1 included in the first group of elements And it does:

- через элемент ИЛИ 4n+1 на вход «Установка в 1» первого триггера 7 и устанавливает его в состояние «1» и на суммирующий вход реверсивного двоичного счетчика 9, увеличивая его состояние на 1,- through the OR element 4 n + 1 to the input “Set to 1” of the first trigger 7 and sets it to state “1” and to the summing input of the reversible binary counter 9, increasing its state by 1,

- проходит на выход элемента ИЛИ 41 и включает аналогичную обработку значения следующего аргумента Х2.- passes to the output of the OR element 4 1 and includes a similar processing of the value of the next argument X 2 .

Если значение аргумента X1=0, то это значение поступает через элемент НЕ 61 на второй вход первого элемента И 31, входящего во вторую группу элементов И, и импульс запуска проходит на выход первого элемента И 31, входящего во вторую группу элементов И, и поступает:If the value of the argument X 1 = 0, then this value passes through the element NOT 6 1 to the second input of the first element And 3 1 included in the second group of elements And the trigger pulse passes to the output of the first element And 3 1 included in the second group of elements And, and comes:

- через элемент ИЛИ 4n+2 на вход «Установка в 1» второго триггера 8 и устанавливает его в состояние «1» и на вычитающий вход реверсивного двоичного счетчика 9, уменьшая его состояние на 1,- through the OR element 4 n + 2 to the input “Set to 1” of the second trigger 8 and sets it to state “1” and to the subtracting input of the reverse binary counter 9, decreasing its state by 1,

- проходит на выход элемента ИЛИ 41 и включает аналогичную обработку значения следующего аргумента Х2.- passes to the output of the OR element 4 1 and includes a similar processing of the value of the next argument X 2 .

Длительность задержки в элементах задержки 51 - 5n равна длительности задержки в элементах НЕ 61 - 6n. Это обеспечивает одинаковое время обработки значения аргумента для значений «0» и «1».The duration of the delay in the delay elements 5 1 - 5 n is equal to the duration of the delay in the elements NOT 6 1 - 6 n . This provides the same processing time for the argument value for the values “0” and “1”.

После поступления импульса на выход элемента 4i указанный процесс повторяется для второго аргумента и т.д. После обработки значения n-го аргумента на выход элемента ИЛИ 4n проходит импульс, который через элемент задержки 5n+1 проходит на вход «Установка в 1» третьего триггера 15 и устанавливает его значение в «1». На выходе 14 значение «1» свидетельствует о том, что обработка набора значений завершена и соответствующие результаты сформированы. Время задержки в элементе задержки 5n+1 больше суммарного времени задержки в реверсивном двоичном счетчике 9 и элементе НЕ 6n+2. Это обеспечивает окончание процесса формирования результатов.After the pulse arrives at the output of element 4i, this process is repeated for the second argument, etc. After processing the value of the nth argument, the output of the OR element 4 n passes a pulse, which passes through the delay element 5 n + 1 to the input “Set to 1” of the third trigger 15 and sets its value to “1”. At the output 14, the value “1” indicates that the processing of the set of values is completed and the corresponding results are generated. The delay time in the delay element 5 n + 1 is greater than the total delay time in the reverse binary counter 9 and the element HE 6 n + 2 . This ensures the end of the process of generating results.

В процессе работы устройства состояние реверсивного двоичного счетчика постоянно меняется, в зависимости от значений аргументов. Если на вычитающий вход поступило более чем m импульсов, то на выходе переноса «<0» реверсивного двоичного счетчика 9 формируется значение «1», которое инвертируется и значение «0» поступает на выход 11. Если более m значений аргументов равны «1», то аналогично на выходе 11 формируется сигнал «1». Таким образом, на выходе 11 реализуется мажоритарная функция.During operation of the device, the state of the reversible binary counter is constantly changing, depending on the values of the arguments. If more than m pulses were received at the subtracting input, then the value “1” is generated at the transfer output “<0” of the reverse binary counter 9, which is inverted and the value “0” is sent to output 11. If more than m argument values are equal to “1”, then similarly at the output 11, a signal "1" is formed. Thus, at the output 11 a majority function is realized.

Сигнал «1» на выходе 12 свидетельствует о том, что хотя бы одно из значений аргументов равно «1». Т.о. на выходе 12 реализуется операция дизъюнкция аргументов.The signal "1" at the output 12 indicates that at least one of the values of the arguments is equal to "1". T.O. output 12 implements the operation of the disjunction of the arguments.

Значение сигнала «0» на выходе триггера 8 указывает, что все значения аргументов равны «1», и на выходе элемента НЕ 6n+1 реализуется операция конъюнкция.The value of the signal “0” at the output of trigger 8 indicates that all argument values are “1”, and the conjunction operation is implemented at the output of the element NOT 6 n + 1 .

Таким образом, заявленное устройство и прототип имеют одинаковые функциональные возможности.Thus, the claimed device and prototype have the same functionality.

Сравним характеристики обоих устройств.Compare the characteristics of both devices.

В заявленном устройстве его сложность и быстродействие растет линейно от количества аргументов.In the claimed device, its complexity and speed grows linearly from the number of arguments.

Заявленное устройство содержит первую и вторую группы элементов И 2 и 3, которые содержат по n элементов И 21 - 2n и 31 - 3n, группу элементов ИЛИ 4, которая содержит n+2 элемента 41 - 4n+2, n+1 элементов задержки 51 - 5n+1, n+2 элементов НЕ 61 - 6n+2, первый триггер 7, второй триггер 8, реверсивный двоичный счетчик 9, вход запуска 10, первый выход устройства 11, второй выход устройства 12, третий выход устройства 13, выход готовности результата 14, третий триггер 15.The claimed device contains the first and second groups of elements And 2 and 3, which contain n elements And 2 1 - 2 n and 3 1 - 3 n , a group of elements OR 4, which contains n + 2 elements 4 1 - 4 n + 2 , n + 1 delay elements 5 1 - 5 n + 1 , n + 2 elements NOT 6 1 - 6 n + 2 , first trigger 7, second trigger 8, reversible binary counter 9, start input 10, first output of device 11, second output device 12, the third output of the device 13, the output ready result 14, the third trigger 15.

В прототипе все мажоритарные элементы сгруппированы в три группы так, что в первой и второй группах содержится по m-1 (m=0,5×(n+1), n≠1 есть любое нечетное натуральное число) мажоритарных элементов, а в каждой группе выход предыдущего мажоритарного элемента соединен со вторым входом последующего мажоритарного элемента, все элементы 2И сгруппированы в

Figure 00000003
групп так, что в i-й (i=1…N) группе содержится m-1 элементов 2И и выход предыдущего элемента 2И соединен с первым входом последующего элемента 2И.In the prototype, all majority elements are grouped into three groups so that the first and second groups contain m-1 (m = 0.5 × (n + 1), n ≠ 1 is any odd natural number) of majority elements, and in each group, the output of the previous majority element is connected to the second input of the subsequent majority element, all elements 2I are grouped into
Figure 00000003
groups so that in the i-th (i = 1 ... N) group contains m-1 elements 2I and the output of the previous element 2I is connected to the first input of the subsequent element 2I.

В таблице приведены значения количества групп N, рассчитанные по приведенной выше формуле, в зависимости от m и n.The table shows the values of the number of groups N calculated according to the above formula, depending on m and n.

Figure 00000004
Figure 00000004

Анализ приведенных значений показывает, что в прототипе сложность и задержка растет не по линейному закону, а значительно сильнее.The analysis of the given values shows that in the prototype the complexity and delay does not grow according to a linear law, but is much stronger.

Так, например, для n=21 заявленное устройство содержит 42 элемента И, 23 элемента ИЛИ, 21 элемент задержки, 23 элемента НЕ, три триггера, реверсивный двоичный счетчик 9. В то время как прототип содержит 352714 групп элементов.So, for example, for n = 21, the claimed device contains 42 AND elements, 23 OR elements, 21 delay elements, 23 NOT elements, three triggers, a reversible binary counter 9. While the prototype contains 352714 groups of elements.

Сравнение характеристик прототипа и заявляемого устройства показывает, что заявленное устройство имеет меньшую сложность и большее быстродействие и эффективность его применения растет с количеством аргументов.A comparison of the characteristics of the prototype and the claimed device shows that the claimed device has less complexity and greater speed and efficiency of its application increases with the number of arguments.

Claims (1)

Устройство для мажоритарного выбора сигналов, содержащее n информационных входов, первый выход устройства, две группы элементов И, группу элементов ИЛИ, отличающееся тем, что дополнительно содержит вход запуска, второй и третий выходы устройства, выход готовности результата, три триггера, реверсивный двоичный счетчик, n+1 элементов задержки, n+2 элементов НЕ, первая и вторая группы элементов И содержат по n элементов И, группа элементов ИЛИ содержит n+2 элемента, причем вход запуска соединен с входами «сброс» первого триггера, второго триггера, третьего триггера, реверсивного двоичного счетчика, первыми входами первого элемента И, входящего в первую группу элементов И, и первого элемента И, входящего во вторую группу элементов И, выход j-го элемента ИЛИ соединен с первыми входами j+1-го элемента И, входящего в первую группу элементов И, и j+1-го элемента И, входящего во вторую группу элементов И (j=1, …, n-l), выход n-го элемента ИЛИ соединен через n+1-й элемент задержки с входом «установка в 1» третьего триггера, выход третьего триггера соединен с выходом готовности результата, i-й информационный вход соединен через i-й элемент задержки со вторым входом i-го элемента И, входящего в первую группу элементов И, и через i-й элемент НЕ соединен со вторым входом i-го элемента И, входящего во вторую группу элементов И, выход i-го элемента И, входящего в первую группу элементов И, соединен с первым входом i-го элемента ИЛИ и i-м входом (n+1)-го элемента ИЛИ, выход i-го элемента И, входящего во вторую группу элементов И, соединен со вторым входом i-го элемента ИЛИ и i-м входом (n+2)-го элемента ИЛИ (i=1, …, n), выход (n+1)-го элемента ИЛИ соединен с суммирующим входом реверсивного двоичного счетчика и входом «установка в 1» первого триггера, выход (n+2)-го элемента ИЛИ, соединен с вычитающим входом реверсивного двоичного счетчика и входом «установка в 1» второго триггера, выход переноса «<0» реверсивного двоичного счетчика через n+2-й элемент НЕ соединен с первым выходом устройства, выход первого триггера соединен со вторым выходом устройства, выход второго триггера соединен через n+1-й элемент НЕ с третьим выходом устройства.A device for majority selection of signals containing n information inputs, the first output of the device, two groups of AND elements, a group of OR elements, characterized in that it further comprises a trigger input, second and third device outputs, a result ready output, three triggers, a reversible binary counter, n + 1 delay elements, n + 2 elements NOT, the first and second groups of AND elements each contain n elements AND, the group of OR elements contains n + 2 elements, the trigger input being connected to the reset inputs of the first trigger, the second trigger, the third trigger, a reversible binary counter, the first inputs of the first element And, included in the first group of elements And, and the first element And, included in the second group of elements And, the output of the j-th OR element is connected to the first inputs of j + 1-And element, included in the first group of AND elements, and j + 1-th element AND, included in the second group of AND elements (j = 1, ..., nl), the output of the nth OR element is connected through the n + 1-th delay element to the input " setting the third trigger to 1 ”, the output of the third trigger is connected to the output of the result ready, i-th information the input is connected through the i-th delay element to the second input of the i-th element And included in the first group of elements And, and through the i-th element is NOT connected to the second input of the i-element And, included in the second group of elements And, the output of the i-th AND element included in the first group of AND elements is connected to the first input of the i-th OR element and the i-th input of the (n + 1) th OR element, the output of the i-th AND element included in the second group of AND elements , connected to the second input of the i-th OR element and the i-th input of the (n + 2) -th OR element (i = 1, ..., n), the output of the (n + 1) -th OR element is connected to the summing input the house of the reversible binary counter and the input “set to 1” of the first trigger, the output of the (n + 2) th OR element, connected to the subtracting input of the reverse binary counter and the input “set to 1” of the second trigger, the transfer output “<0” of the reverse binary the counter through the n + 2nd element is NOT connected to the first output of the device, the output of the first trigger is connected to the second output of the device, the output of the second trigger is connected via the n + 1st element to the third output of the device.
RU2016119222A 2016-05-18 2016-05-18 Device for majoritary selection of signals RU2628890C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2016119222A RU2628890C1 (en) 2016-05-18 2016-05-18 Device for majoritary selection of signals

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2016119222A RU2628890C1 (en) 2016-05-18 2016-05-18 Device for majoritary selection of signals

Publications (1)

Publication Number Publication Date
RU2628890C1 true RU2628890C1 (en) 2017-08-22

Family

ID=59744819

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2016119222A RU2628890C1 (en) 2016-05-18 2016-05-18 Device for majoritary selection of signals

Country Status (1)

Country Link
RU (1) RU2628890C1 (en)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1406780A1 (en) * 1986-12-10 1988-06-30 Предприятие П/Я М-5156 N-channel device for majority selection of asynchronous signals
US5347180A (en) * 1991-08-02 1994-09-13 Societe Anonyme Dite: Aerospatiale Societe Nationale Industrielle Three-input signal section, application to a selector with N inputs and to a poller with N inputs
RU2037873C1 (en) * 1990-07-09 1995-06-19 Головное конструкторское бюро научно-производственного объединения "Энергия" им.акад.С.П.Королева Device for majority signal selection
RU2396591C1 (en) * 2008-11-26 2010-08-10 Открытое акционерное общество "Ракетно-космическая корпорация "Энергия" имени С.П. Королева" Device for majority selection of signals
RU2580791C2 (en) * 2014-06-27 2016-04-10 Открытое акционерное общество "Ракетно-космическая корпорация "Энергия" имени С.П. Королева" Device for majority selection of signals (3 versions)

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1406780A1 (en) * 1986-12-10 1988-06-30 Предприятие П/Я М-5156 N-channel device for majority selection of asynchronous signals
RU2037873C1 (en) * 1990-07-09 1995-06-19 Головное конструкторское бюро научно-производственного объединения "Энергия" им.акад.С.П.Королева Device for majority signal selection
US5347180A (en) * 1991-08-02 1994-09-13 Societe Anonyme Dite: Aerospatiale Societe Nationale Industrielle Three-input signal section, application to a selector with N inputs and to a poller with N inputs
RU2396591C1 (en) * 2008-11-26 2010-08-10 Открытое акционерное общество "Ракетно-космическая корпорация "Энергия" имени С.П. Королева" Device for majority selection of signals
RU2580791C2 (en) * 2014-06-27 2016-04-10 Открытое акционерное общество "Ракетно-космическая корпорация "Энергия" имени С.П. Королева" Device for majority selection of signals (3 versions)

Similar Documents

Publication Publication Date Title
RU2647639C1 (en) Logic converter
CN105589677A (en) Systolic structure matrix multiplier based on FPGA (Field Programmable Gate Array) and implementation method thereof
RU2701461C1 (en) Majority module
RU2443009C1 (en) Logic converter
RU2621281C1 (en) Logic converter
RU2542895C1 (en) Logical converter
RU2628890C1 (en) Device for majoritary selection of signals
RU2542916C1 (en) Pulse selector
RU2641454C2 (en) Logic converter
RU2580799C1 (en) Logic transducer
RU2649296C1 (en) Comparator of binary numbers
RU2704735C1 (en) Threshold module
RU2580804C1 (en) Pulse selector
RU2300137C1 (en) Majority module
RU2542893C1 (en) Rank filter
RU2626347C1 (en) Majoritary module for fault-tolerant systems
RU2710872C1 (en) Parallel single signal counter
RU2629452C1 (en) Logic converter
RU2718209C1 (en) Logic module
RU2641446C2 (en) Logic calculator
RU2709664C1 (en) Threshold module
RU2300138C1 (en) Logical calculator
RU2714216C1 (en) Threshold module
RU2479119C1 (en) Pulse selector
RU2700558C2 (en) Logic converter

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20180519